EA033759B1 - Unitary codes multiplying device - Google Patents

Unitary codes multiplying device Download PDF

Info

Publication number
EA033759B1
EA033759B1 EA201800205A EA201800205A EA033759B1 EA 033759 B1 EA033759 B1 EA 033759B1 EA 201800205 A EA201800205 A EA 201800205A EA 201800205 A EA201800205 A EA 201800205A EA 033759 B1 EA033759 B1 EA 033759B1
Authority
EA
Eurasian Patent Office
Prior art keywords
equal
input
threshold
exclusive
inputs
Prior art date
Application number
EA201800205A
Other languages
Russian (ru)
Other versions
EA201800205A1 (en
Inventor
Valery Pavlovich Suprun
Original Assignee
Belarusian State Univ Bsu
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Belarusian State Univ Bsu filed Critical Belarusian State Univ Bsu
Priority to EA201800205A priority Critical patent/EA033759B1/en
Publication of EA201800205A1 publication Critical patent/EA201800205A1/en
Publication of EA033759B1 publication Critical patent/EA033759B1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Complex Calculations (AREA)
  • Logic Circuits (AREA)

Abstract

The invention relates to the field of computer engineering and microelectronics and can be used for building hardware control devices and digital devices operating in a residual class system. The device for multiplying unitary codes is intended for implementation of multiplying operation A∙B=P (mod 4). The device contains majority decision element with threshold two, two elements EXCLUSIVE OR with threshold three, element EXCLUSIVE OR, eight inputs and four outputs. The complexity of the device (defined by the number of logical element inputs) is 22, and its speed of operation determined by the scheme depth is 2τ, where τ is a delay by one logical element. The device for multiplying unitary codes works as follows. The inputs of the device receive the values of bits "equal to zero", "equal to one", "equal to two", "equal to three" of the unitary binary code of the first operand A=(a,a,a,a) and values of bits "equal to zero", "equal to one", "equal to two", "equal to three" of the unitary binary code of the second operand B=(b,b,b,b), where a,a,a,a,b,b,b,b∈{0,1}. Here a=1 and b=1 if and only if A=k (mod 4) and B=k (mod 4), where k=0, 1, 2, 3. At the outputs of the device, an unitary binary code of the result of the operation A∙B=P (mod 4) is formed, where P=(p,p,p,p) and p,p,p,p∈{0,1}. Here p=1 when and only when A∙B=k (mod 4), where k=0, 1, 2, 3.

Description

Изобретение относится к области вычислительной техники и микроэлектроники и может быть использовано для построения средств аппаратурного контроля и цифровых устройств, работающих в системе остаточных классов.The invention relates to the field of computer engineering and microelectronics and can be used to build hardware control devices and digital devices operating in a system of residual classes.

Известно устройство для умножения унитарных кодов по модулю три, содержащее элемент ИЛИ, два элемента ИСКЛЮЧ АЮЩЕЕ ИЛИ, четыре входа и три выхода [1]. Устройство предназначено для реализации арифметической операции А-В=Р (mod 3).A device for multiplying unitary codes modulo three, containing the element OR, two elements EXCLUSIVE OR, four inputs and three outputs [1]. The device is designed to implement the arithmetic operation A-B = P (mod 3).

Известное устройство, как и заявляемое устройство, содержит элемент И СКЛЮЧ АЮЩЕЕ ИЛИ, i-й вход которого, где i=1, 2, соединен с входом устройства равно нулю i-го операнда, а выход - с выходом устройства равно двум результата.The known device, like the claimed device, contains an AND AND DISABLED OR element, the i-th input of which, where i = 1, 2, is connected to the device input is zero of the i-th operand, and the output, with the device output, is equal to two results.

Недостатком известного устройства являются низкие функциональные возможности, поскольку устройство не позволяет вычислять операцию А-В=Р (mod 4).A disadvantage of the known device is the low functionality, since the device does not allow to calculate the operation AB = P (mod 4).

Наиболее близким по функциональным возможностям и конструкции техническим решением к предлагаемому устройству является устройство для умножения унитарных кодов по модулю пять, которое содержит элемент ИЛИ, четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом семь, девять входов и пять выходов [2]. Сложность устройства-прототипа (по числу входов логических элементов) равна 50, а его быстродействие составляет τ, где τ - задержка на логический элемент.The closest in functionality and design technical solution to the proposed device is a device for multiplying unitary codes modulo five, which contains an OR element, four EXCLUSIVE OR elements with a threshold of seven, nine inputs and five outputs [2]. The complexity of the prototype device (by the number of inputs of logic elements) is 50, and its speed is τ, where τ is the delay on the logic element.

Недостатком устройства-прототипа являются низкие функциональные возможности, поскольку устройство не позволяет вычислять в унитарных кодах операцию А-В=Р (mod 4).The disadvantage of the prototype device is the low functionality, since the device does not allow to calculate the operation AB = P in unitary codes (mod 4).

Изобретение направлено на решение следующей технической задачи: расширение функциональных возможностей устройства для умножения унитарных кодов по модулю пять.The invention is aimed at solving the following technical problem: expanding the functionality of a device for multiplying unitary codes modulo five.

Устройство для умножения унитарных кодов содержит элемент И СКЛЮЧ АЮЩЕЕ ИЛИ, первый и второй элементы И СКЛЮЧ АЮЩЕЕ ИЛИ с порогом три, мажоритарный элемент с порогом два, первый и второй входы которого соединены с входом устройства равно нулю первого операнда и с первым прямым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.The unit for multiplying unitary codes contains the AND AND DISABLE OR element, the first and second AND AND DISABLE OR elements with a threshold of three, a majority element with a threshold of two, the first and second inputs of which are connected to the input of the device is equal to zero of the first operand and to the first direct input of the element EXCLUDING OR.

Второй прямой вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом устройства равно нулю второго операнда и с третьим и четвертым входами мажоритарного элемента с порогом два.The second direct input of the EXCLUSIVE OR element is connected to the input of the device equal to zero of the second operand and to the third and fourth inputs of the majority element with a threshold of two.

Пятый вход мажоритарного элемента с порогом два соединен с входом устройства равно двум первого операнда и с первым инверсным входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.The fifth input of the majority element with a threshold of two is connected to the input of the device equal to the first two operands and to the first inverse input of the EXCLUSIVE OR element.

Второй инверсный вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом устройства равно двум второго операнда и с шестым входом мажоритарного элемента с порогом два, выход которого соединен с выходом устройства равно нулю результата.The second inverse input of the EXCLUSIVE OR element is connected to the input of the device equal to two of the second operand and to the sixth input of the majority element with a threshold of two, the output of which is connected to the output of the device is zero.

Вход устройства равно единице первого операнда соединен с первыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, второй и третий входы которых соединены с входом устройства равно трем первого операнда.The input of the device is equal to the unit of the first operand connected to the first inputs of the first and second elements EXCLUSIVE OR with a threshold of three, the second and third inputs of which are connected to the input of the device is equal to three of the first operand.

Вход устройства равно единице второго операнда соединен с четвертым и пятым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с четвертым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, выход которого соединен с выходом устройства равно трем результата.The input of the device is equal to one of the second operand connected to the fourth and fifth inputs of the first EXCLUSIVE OR element with a threshold of three and with the fourth input of the second EXCLUSIVE OR element with a threshold of three, the output of which is connected to the output of the device equal to three results.

Вход устройства равно трем второго операнда соединен с пятым и шестым входами второго элемента ИСКЛЮЧ АЮЩЕЕ ИЛИ с порогом три и с шестым входом первого элемента ИСКЛЮЧ АЮЩЕЕ ИЛИ с порогом три.The input of the device is equal to three of the second operand connected to the fifth and sixth inputs of the second EXCLUSIVE OR element with a threshold of three and with the sixth input of the first element EXCLUSIVE OR with a threshold of three.

Выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три соединен с выходом равно единице результата.The output of the first element, EXCLUSIVE OR, with a threshold of three, is connected to the output and is equal to one result unit.

Выход устройства равно двум результата соединен с выходом элемента ИСКЛЮЧ АЮЩЕЕ ИЛИ.The output of the device is equal to two results connected to the output of the element EXCLUSIVE OR.

Основной технический результат изобретения заключается в повышении функциональных возможностей устройства для умножения унитарных кодов по модулю пять. Названный эффект достигается путем использования нового логического элемента (мажоритарного элемента с порогом два) с последующим изменением соединений между элементами логической схемы устройства.The main technical result of the invention is to increase the functionality of the device for multiplying unitary codes modulo five. The named effect is achieved by using a new logical element (a majority element with a threshold of two), followed by a change in the connections between the elements of the logical circuit of the device.

На чертеже (фигура) представлена логическая схема устройства для умножения унитарных кодов. Устройство содержит мажоритарный элемент с порогом два 1, два элемента ИСКЛЮЧ АЮЩЕЕ ИЛИ с порогом три 2 и 3, элемент ИСКЛЮЧ АЮЩЕЕ ИЛИ 4, восемь входов 5...12 и четыре выхода 13, 14, 15 иThe drawing (figure) shows a logical diagram of a device for multiplying unitary codes. The device contains a majority element with a threshold of two 1, two elements EXCLUSIVE OR with a threshold of three 2 and 3, an element EXCLUSIVE OR 4, eight inputs 5 ... 12 and four outputs 13, 14, 15 and

16.16.

Устройство для умножения унитарных кодов работает следующим образом.A device for multiplying unitary codes works as follows.

На входы 5, 6, 7 и 8 устройства поступают разряды равно нулю, равно единице, равно двум и равно трем унитарного двоичного кода первого операнда А=(а0,а1,а2,а3), на входы 9, 10, 11 и 12 - разряды равно нулю, равно единице, равно двум и равно трем унитарного двоичного кода второго операнда В=(Ъ0,Ь1,Ъ2,Ь3), где a0,aba2,a3,b0,bbb2,b3e{0,1}.The inputs 5, 6, 7 and 8 of the device receive bits equal to zero, equal to one, equal to two and equal to three unitary binary codes of the first operand A = (a 0 , a 1 , a 2 , a 3 ), to the inputs 9, 10, 11 and 12 - bits equal to zero, equal to one, equal to two, and equal to three unitary binary codes of the second operand B = (b0, b1, b2, b 3 ), where a0, a b a2, a 3 , b0, b b b2, b 3 e {0,1}.

При этом ak=1 и bk=1 тогда и только тогда, когда А=к (mod 4) и В=к (mod 4), где к=0, 1, 2, 3.Moreover, a k = 1 and b k = 1 if and only if A = k (mod 4) and B = k (mod 4), where k = 0, 1, 2, 3.

На выходах 13, 14, 15 и 16 устройства формируется унитарный двоичный код результата выполнения операции умножения A-B=P (mod 4), где Р=(р0,р1,р2,р3) и p0,p1,p2,p3e{0,1}. Здесь pk=1 тогда и только тогда, когда А-В=к (mod 4), где к=0, 1, 2, 3.At the outputs 13, 14, 15 and 16 of the device, a unitary binary code of the result of the multiplication operation AB = P (mod 4) is formed, where P = (p 0 , p 1 , p 2 , p 3 ) and p 0 , p 1 , p 2 , p 3 e {0,1}. Here p k = 1 if and only if AB = k (mod 4), where k = 0, 1, 2, 3.

Логические функции P0, P1, P2, P3, реализуемые на выходах устройства для умножения унитарныхLogical functions P 0 , P 1 , P 2 , P 3 implemented at the outputs of a unitary multiplication device

- 1 033759 кодов, представлены посредством таблицы истинности (таблица).- 1,033,759 codes represented by means of a truth table (table).

Логическая схема заявляемого устройства (чертеж) синтезирована на основе применения следующих аналитических представлений логических функций Ро, Р, Р, Р ( 1, если 2а0 + а2 + 2ό0 + b2 2,The logical circuit of the inventive device (drawing) is synthesized based on the following analytical representations of the logical functions P o , P, P, P (1, if 2a 0 + a 2 + 2ό 0 + b 2 2,

Л) = 1 Λ (0 - в противном случае, ί 1, если ax + 2я3 + 2b} + b3 = 3, P[ = η [ 0 - в противном случае,L) = 1 Λ (0 - otherwise, ί 1, if a x + 2я 3 + 2b } + b 3 = 3, P [ = η [0 - otherwise,

1, если aQ +а2 + b0 +62 = 1,1, if a Q + a 2 + b 0 +6 2 = 1,

0-е противном случае,0 otherwise

1, если + 2iz3 + 2^ + 2£>з = 3, 0 - в противном случае.1, if + 2iz 3 + 2 ^ + 2 £> s = 3, 0 otherwise.

Основным достоинством заявляемого устройства для умножения унитарных кодов являются широкие функциональные возможности. Кроме того, устройство имеет высокое быстродействие, определяемое глубиной логической схемы.The main advantage of the claimed device for multiplying unitary codes is its wide functionality. In addition, the device has a high speed, determined by the depth of the logic circuit.

Источники информации, принятые во внимание при экспертизе.Sources of information taken into account during the examination.

1. Патент РБ 18749, МПК G06F 7/38, БИ № 6 (101), 2014, с. 122.1. Patent RB 18749, IPC G06F 7/38, BI No. 6 (101), 2014, p. 122.

2. Патент РБ 16361, МПК G06F 7/38, БИ № 5 (88), 2012, с. 147 (прототип).2. Patent RB 16361, IPC G06F 7/38, BI No. 5 (88), 2012, p. 147 (prototype).

входы entrances выходы exits Унитарный двоичный код первого операнда A(aQ,ax,a2,a3)Unitary binary code of the first operand A (a Q , a x , a 2 , a 3 ) Унитарный двоичный код второго операнда B(b0,bx,b2,b3)Unitary binary code of the second operand B (b 0 , b x , b 2 , b 3 ) Унитарный двоичный код результата умножения Р(Ро,Р1’Р2’Рз) Unitary binary code of the result of multiplication P (Po, P1’P2’Pz) «0 "0 «1 "1 «2 "2 а3 a 3 bo bo bl bl Ьз B3 Ро Ro Р1 P1 Р2 P 2 Рз Rz 5 5 6 6 7 7 8 8 9 9 10 10 11 eleven 12 12 13 thirteen 14 14 15 fifteen 16 16 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0

Claims (2)

ФОРМУЛА ИЗОБРЕТЕНИЯCLAIM Устройство для умножения унитарных кодов, содержащее элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, мажоритарный элемент с порогом два, первый и второй входы которого соединены с входом устройства равно нулю первого операнда и с первым прямым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй прямой вход которого соединен с входом устройства равно нулю второго операнда и с третьим и четвертым входами мажоритарного элемента с порогом два, пятый вход которого соединен с входом устройства равно двум первого операнда и с первым инверсным входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй инверсный вход которого соединен с входом устройства равно двум второго операнда и с шестым входом мажоритарного элемента с порогом два, выход которого соединен с выходом устройства равно нулю результата, вход устройства равно единице первого операнда соединен с первыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, второй и третий входы которых соединены с входом устройства равно трем первого операнда, вход устройства равно единице второго операнда соединен с четвертым и пятым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с четвертым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, выход которого соединен с выходом устройства равно трем результата, вход устройства равно трем второго операнда соединен с пятым и шестым входами второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три и с шестым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с порогом три, выход которого соединен с выходом устройства равноA device for multiplying unitary codes containing an EXCLUSIVE OR element, the first and second EXCLUSIVE OR elements with a threshold of three, a majority element with a threshold of two, the first and second inputs of which are connected to the input of the device is zero the first operand and the first direct input of the EXCLUSIVE OR element, the second the direct input of which is connected to the input of the device is equal to zero of the second operand and to the third and fourth inputs of the majority element with a threshold of two, the fifth input of which is connected to the input of the device is equal to two of the first operand and with the first inverse input of the EXCLUSIVE OR element, the second inverse input of which is connected to the input of the device is two second operands and with the sixth input of the majority element with a threshold of two, whose output is connected to the output of the device is zero the result, the device input is equal to the first operand is connected to the first the inputs of the first and second elements are EXCLUSIVE OR with a threshold of three, the second and third inputs of which are connected to the input of the device is equal to three of the first operand, the input of the device is equal to unity of the second operand is connected with the fourth and fifth inputs of the first EXCLUSIVE OR element with a threshold of three and with the fourth input of the second EXCLUSIVE OR element with a threshold of three, the output of which is connected to the output of the device equal to three results, the input of the device is three of the second operand connected to the fifth and sixth inputs of the second EXCLUSIVE element OR with a threshold of three and with the sixth input of the first element EXCLUSIVE OR with a threshold of three, the output of which is connected to the output of the device is - 2 033759 единице результата, выход устройства равно двум результата соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ.- 2 033759 result unit, the output of the device is equal to two results connected to the output of the element EXCLUSIVE OR.
EA201800205A 2018-02-06 2018-02-06 Unitary codes multiplying device EA033759B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
EA201800205A EA033759B1 (en) 2018-02-06 2018-02-06 Unitary codes multiplying device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EA201800205A EA033759B1 (en) 2018-02-06 2018-02-06 Unitary codes multiplying device

Publications (2)

Publication Number Publication Date
EA201800205A1 EA201800205A1 (en) 2019-08-30
EA033759B1 true EA033759B1 (en) 2019-11-22

Family

ID=67734895

Family Applications (1)

Application Number Title Priority Date Filing Date
EA201800205A EA033759B1 (en) 2018-02-06 2018-02-06 Unitary codes multiplying device

Country Status (1)

Country Link
EA (1) EA033759B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987487A (en) * 1996-03-11 1999-11-16 Cirrus Logic, Inc. Methods and apparatus for the processing of digital signals
RU2143723C1 (en) * 1998-07-29 1999-12-27 Воронежский государственный университет Device for modulo multiplication of numbers

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5987487A (en) * 1996-03-11 1999-11-16 Cirrus Logic, Inc. Methods and apparatus for the processing of digital signals
RU2143723C1 (en) * 1998-07-29 1999-12-27 Воронежский государственный университет Device for modulo multiplication of numbers

Also Published As

Publication number Publication date
EA201800205A1 (en) 2019-08-30

Similar Documents

Publication Publication Date Title
Hotkar et al. Implementation of Low Power and area efficient carry select Adder
US20140358979A1 (en) GENERATING A FAST 3x MULTIPLAND TERM FOR RADIX-8 BOOTH MULTIPLICATION
US7260595B2 (en) Logic circuit and method for carry and sum generation and method of designing such a logic circuit
CN111936965A (en) Random rounding logic
Asadi et al. CORLD: In-stream correlation manipulation for low-discrepancy stochastic computing
EA033759B1 (en) Unitary codes multiplying device
Fathi et al. Ultra high speed modified booth encoding architecture for high speed parallel accumulations
GB2540215A (en) An apparatus and method for performing division
EA033737B1 (en) Unitary codes computing device
CN1321367C (en) Binary adder circuit and method for producing carry logical circuit used by it
Bai et al. Design of 128-bit Kogge-Stone low power parallel prefix VLSI adder for high speed arithmetic circuits
US20200293279A1 (en) Conversion circuitry
Narmadha et al. Design and Implementation of Time Efficient Carry Select Adder using FPGA
RU148925U1 (en) COMPUTING ELEMENT OF BIMODULAR MODULAR ARITHMETICS
EA032523B1 (en) Modulo-four unitary code adder
Anusha et al. A comparative study of high speed CMOS adders using microwind and FPGA
Kumar et al. Performance Analysis of Different types of Adders for High Speed 32 bit Multiply and Accumulate Unit
EA033823B1 (en) Modulo eigth multiplication device
EA028368B1 (en) Device for calculation of unitary codes modulo three
Boateng Design and Implementation of a 16 Bit Carry-Lookahead Adder
EA029629B1 (en) Modulo-three-based computing device
Abdalla et al. Exploiting Design Of Synchronous Counters Method To Design And Implement Mod 6 Direct Down Counter
Vishwaja et al. Performance Comparison of Carry Select Adder with Different Techniques
Reddy et al. An Area and Speed Efficient Square Root Carry Select Adder Using Optimized Logic Units
CN107533455B (en) Increment/decrement device and method

Legal Events

Date Code Title Description
MM4A Lapse of a eurasian patent due to non-payment of renewal fees within the time limit in the following designated state(s)

Designated state(s): AM AZ KZ KG TJ TM RU