DE69925248T2

DE69925248T2 - Mikroprozessor mit einem system zur synchronisation mit einem erwarteten asynchronen ereignis

Info

Publication number: DE69925248T2
Application number: DE69925248T
Authority: DE
Inventors: Bruno Charrat
Original assignee: Inside Contactless SA
Current assignee: Inside Contactless SA
Priority date: 1998-02-12
Filing date: 1999-01-26
Publication date: 2006-02-23
Anticipated expiration: 2019-01-27
Also published as: AU2167299A; FR2774784A1; FR2774784B1; DE69925248D1; EP1055170A1; US6694446B1; WO1999041660A1; EP1055170B1

Description

Die vorliegende Erfindung betrifft einen Mikroprozessor, der einen Zähler umfasst, um ein Zeitintervall in Abhängigkeit von einem Zählsollwert und von einem Zähltaktgebersignal zu messen.
Die vorliegende Erfindung betrifft insbesondere die Synchronisation eines Mikroprozessors mit einem erwarteten asynchronen Ereignis, das heißt dessen Erscheinen oder Erscheinungshäufigkeit nicht mit dem internen Taktgeber des Mikroprozessors synchronisiert ist.
1 stellt beispielhaft eine asynchrone Bitfolge dar, die herkömmlich ein Startbit bs mit dem Wert Null gefolgt von den Bits b0, b1, b2, b3... umfasst, die eine Meldung bilden. Diese verschiedenen Bits sind durch konstante Zeitintervalle Te getrennt, die der Periode eines externen Taktgebersignals He entsprechen. Herkömmlich erfolgt der Empfang der Bitfolge mit einem Versatz von einem Halbzyklus des Taktgebers He und umfasst die folgenden Schritte:

– Erfassen des Übergehens von 0 des Bits bs (Ereignis E1, Erscheinen des Startbits),
– wenn ein Zeitintervall gleich Te/2 seit dem Ereignis E1 verstrichen ist (Ereignis E2), Lesen des Bits bs und Prüfen, ob dieses immer noch auf 0 ist,
– wenn ein Zeitintervall gleich Te seit dem Ereignis E2 verstrichen ist (Ereignis E3), Lesen des ersten Bits b0 der Meldung,
– wenn ein Zeitintervall gleich Te seit dem Ereignis E3 verstrichen ist (Ereignis E4), Lesen des zweiten Bits b1 der Meldung usw.

2 stellt schematisch die Umsetzung dieses Verfahrens mittels eines Mikroprozessors MP dar, der von einem Taktgebersignal H1 mit der Periode T1 gesteuert wird, der nicht mit dem externen Taktgeber He der Datenübertragung synchronisiert ist. Der Mikroprozessor MP empfängt auf einer Schnittstelle P1 die Bitfolge der 1. Ein Zähler TMR des Typs „Timer", der von einem Taktgebersignal H2 mit der Periode T2 gesteuert wird, registriert einen Zählsollwert VAL, wenn an ihn ein Ladesignal LOAD angelegt wird. Wenn der Zähler TMR den Wert 0 nach dem Laden des Sollwerts VAL erreicht, geht ein Flag FLZ des Zählers auf 0. Dieses Flag FLZ wird an eine Schnittstelle P2 des Mikroprozessors angelegt. Mit dieser herkömmlichen Anordnung ergibt sich bei dem oben beschriebenen Verfahren die folgende Programmiersequenz, ausgedrückt in allgemeinen Worten:

(1) wenn die Schnittstelle P1 auf Null übergeht (Ereignis E1, Erscheinen des Bits bs), Laden in den Zähler TMR eines Zählsollwerts VAL1, der einer Zähldauer VAL1_XT2 gleich Te/2 entspricht,
(2) wenn die Schnittstelle P2 (Flag FLZ) auf 0 übergeht (Ereignis E2), Laden in den Zähler eines Zählsollwerts VAL2, der einer Zähldauer VAL2_xT2 gleich Te entspricht, danach Lesen des Bits bs auf der Schnittstelle P1 und Prüfen, dass dieses Bit tatsächlich gleich 0 ist,
(3) wenn die Schnittstelle P2 auf 0 übergeht (Ereignis E3), Laden in den Zähler des Zählsollwerts VAL2, danach Lesen des Bits b0 auf der Schnittstelle P1,
(4) wenn die Schnittstelle P2 auf 0 übergeht (Ereignis E4), Laden des Zählsollwerts VAL2 in den Zähler, danach Lesen des Bits b1 auf der Schnittstelle P1,... (und so weiter zum Lesen den folgenden Bits).

In der oben stehenden Abfolge erfolgt das Laden jedes neuen Zählsollwerts VAL1 oder VAL2 sofort nach dem Eintreten jedes Ereignisses und vor dem Lesen der Bits, um ein allmähliches Versetzen des Programms im Vergleich zu dem Strom asynchroner binärer Daten zu vermeiden. Trotz dieser Vorsichtsmaßnahme kann ein zeitlicher Versatz zwischen dem Augenblick, in dem das erwartete Ereignis tatsächlich eintritt, und dem Augenblick, in dem dieses Ereignis erfasst wird, das heißt dem Augenblick auftreten, in dem die Bedingung „wenn" in dem oben stehenden Programm erfüllt ist. Dieser Versatz ist auf die herkömmlichen Verfahren zum Erfassen von Ereignissen durch Abtasten („Polling") oder durch Unterbrechen zurückzuführen. Wir rufen in Erinnerung, dass das Abtasten in einer zyklischen Überwachung durch eine Programmschleife eines Punkts des Mikroprozessors, zum Beispiel der Schnittstellen P1 und P2 besteht. Dieses Verfahren erfordert mehrere Maschinenzyklen (Taktgeber H1), um durchgeführt zu werden. Der Versatz, der zwischen der Ausführung des Ereignisses und seinem effektiven Erfassen auftritt, ist willkürlich. Er kann gleich Null sein, wenn das Ereignis in dem genauen Augenblick des Abtastens der Schnittstelle auftritt, oder, im entgegengesetzten Fall, gleich einem oder mehreren Maschinenzyklen. Andererseits besteht das Verfahren zum Erfassen durch Unterbrechen darin, mit dem zu erfassenden Ereignis ein vorrangiges Unterbrechungssignal zu verbinden. Wenn das Ereignis eintritt, wird der Mikroprozessor in ein Unterbrechungsunterprogramm gesandt, um den Zähler zu laden. Dieses Unterprogramm umfasst eine gewisse Anzahl durchzuführender Operationen sowie eine Rücksendeanweisung im Anschluss an das durchzuführende Programm. Dieses Verfahren, ebenso wie das vorhergehende, erzeugt einen Versatz zwischen dem Augenblick, in dem das Ereignis eintritt, und dem Augenblick, in dem ein neuer Zählsollwert tatsächlich in den Zähler geladen wird.
Ferner ist das Laden eines Zählers keine sofortige Operation und führt einen zusätzlichen Versatz ein. Der Mikroprozessor muss nämlich die Zählanweisung lesen, sie an einen Datenbus anlegen, um sie am Eingang des Zählers zu präsentieren, dann das Ladesignal LOAD anlegen, wobei diese Operationen mehrere Maschinenzyklen darstellen können.
Bei vielen Anwendungen sind diese verschiedenen Versätze vernachlässigbar im Vergleich zu den Zeitintervallen Te/2 und Te, wobei der Taktgeber H1 des Mikroprozessors und der Zähltaktgeber H2 identisch und im Vergleich zu dem externen Taktgeber He sehr schnell sind. Im Rahmen der Herstellung eines Mikroprozessors, der für Chip-Karten und andere tragbare elektronische Vorrichtungen bestimmt ist, können diese Verzüge jedoch kritisch werden und zu Funktionsstörungen führen. Insbesondere empfangen kontaktfreie Mikroprozessorkarten durch Magnetinduktion digitale Daten mit hohem Durchsatz, mit einem Takt, der zwar kleiner ist als der interne Taktgeber H1, jedoch auch hoch genug, damit die Maschinenzyklen, die in einer Abtastschleife oder in einem Unterbrechungsunterprogramm verloren gehen, nicht vernachlässigbar sind. Ferner können bei diesen Anwendungen das Signal des externen Taktgebers He der Übertragung sowie das Zähltaktgebersignal H2, die aus der Trägerfrequenz Fac eines magnetischen Wechselfelds extrahiert werden, schneller sein als der interne Taktgeber H1 des Mikroprozessors. Die Signale He und H2 können zum Beispiel 13 MHz betragen und der interne Taktgeber H1 1 MHz.
Das Dokument EP-A-0 395 210 stellt die Nachteile der Ereigniserfassungsverfahren durch Unterbrechen dar. In diesem Dokument werden die an einen Mikroprozessor gesendeten Signale in einem „FIFO"-Stapel mit beschränkter Kapazität empfangen. Das Füllen des FIFO-Stapels wird von einem Zähler überwacht, der die Anzahl der Ereignisse „Lesen in dem Stapel" von der Anzahl der Ereignisse „Schreiben in dem Stapel" abzieht. Wenn die Anzahl der Schreibvorgänge abzüglich der Anzahl der Lesevorgänge einen bestimmten Schwellenwert überschreitet, wird ein Unterbrechungssignal gesendet, um dem Mikroprozessor anzuzeigen, dass der Stapel entleert werden muss. Dieser Schwellenwert wird kleiner als die Kapazität des Stapels ausgewählt, um die relative Langsamkeit des Mikroprozessors bei der Verarbeitung der Unterbrechung zu berücksichtigen und ein Überfließen des Stapels zu vermeiden. Ferner werden in diesem Dokument die Daten synchron empfangen. Ihr Empfang benötigt keine Überwachung einer Schnittstelle, sondern die Überwachung des Füllens des Stapels. Der Zähler ist ein Ereigniszähler (Lesen und Schreiben des Stapels) und kein Zeitzähler.
Daher hat die vorliegende Erfindung zur Aufgabe, ein Mittel vorzusehen, das es erlaubt, einen Mikroprozessor mit einem asynchronen Ereignis präzis zu synchronisieren oder einen Mikroprozessor mit einem Taktgeber zu synchronisieren, der schneller ist als sein interner Taktgeber.
Die Aufgabe wird durch das Vorsehen eines Mikroprozessors des oben genannten Typs erreicht, der Mittel zum Erfassen mit fest verdrahteter Logik mindestens eines erwarteten Ereignisses umfasst, die eingerichtet sind, um an den Zähler sofort ein Signal zum Laden eines Zählsollwerts anzulegen, wenn das erwartete Ereignis eintritt.
Da diese Erfassungsmittel fest verdrahtete Logik haben und dazu eingerichtet sind, dass das Erfassen eines oder mehrerer Ereignisse das Aktualisieren des Zählers bewirkt, entledigt man sich der Versätze, die von den herkömmlichen Verfahren durch Abtasten oder Unterbrechen verursacht werden. Die Reaktionszeit eines Schaltkreises mit fest verdrahteter Logik, das heißt die Zeit zum Umschalten von Logikgattern kann als vernachlässigbar betrachtet werden.
Gemäß einer Ausführungsform sind die Erfassungsmittel eingerichtet, um die folgenden Ereignisse zu erfassen: Ablaufen eines Zeitintervalls und Ändern des Werts eines beliebigen logischen Signals.
Gemäß einer Ausführungsform sind die Erfassungsmittel programmierbar und umfassen mindestens ein Register, um mindestens einen Code mindestens eines zu erfassenden Ereignisses zu empfangen.
Gemäß einer Ausführungsform umfassen die Erfassungsmittel Mittel zum Deaktivieren des Mikroprozessors, wenn sie aktiviert werden, und zum Wiederaktivieren des Mikroprozessors, wenn das erwartete Ereignis eintritt. Man stellt daher den Mikroprozessor auf einen Standby-Zustand während des Erwartens eines Ereignisses, so dass sein Stromverbrauch verringert wird.
Gemäß einer Ausführungsform deaktivieren die Erfassungsmittel den Mikroprozessor, indem sie das Anlegen eines internen Taktgebersignals an das Herzstück des Mikroprozessors blockieren.
Gemäß einer Ausführungsform umfasst der Mikroprozessor Mittel zum Decodieren und Verarbeiten einer Anweisung zum Warten auf ein Ereignis, die eingerichtet sind, um beim Empfang der Warteanweisung am Eingang des Zählers einen Zählsollwert zu präsentieren, den Erfassungsmitteln einen Code des zu erfassenden Ereignisses zu liefern, danach die Erfassungsmittel zu aktivieren.
Gemäß einer Ausführungsform umfasst der Mikroprozessor Mittel zum Decodieren und Verarbeiten einer Anweisung zum Warten auf ein Ereignis, die einen Code des zu erfassenden Ereignisses sowie einen Zählsollwert enthalten, der in direkter oder indexierter Form geliefert wird.
Gemäß einer Ausführungsform umfassen die Erfassungsmittel Mittel zum Erzeugen von Ereigniscodes, wenn vorausbestimmte Ereignisse an vorausbestimmten Stellen des Mikroprozessors auftreten, und Mittel zum Vergleichen eines von den Mitteln zum Erzeugen gelieferten Ereigniscodes mit dem Ereigniscodes eines erwarteten Ereignisses.
Gemäß einer Ausführungsform empfängt der Zähler ein Zähltaktgebersignal, das anders ist als ein internes Taktgebersignal des Mikroprozessors.
Gemäß einer Ausführungsform umfasst der Mikroprozessor Mittel zum Extrahieren des Zähltaktgebersignals aus der Trägerfrequenz eines magnetischen Wechselfelds.
Die vorliegende Erfindung betrifft auch ein Verfahren zur Synchronisation eines Mikroprozessors mit einem erwarteten Ereignis, wobei der Mikroprozessor einen Zähler umfasst, um ein Zeitintervall in Abhängigkeit von einem Zählsollwert und einem Zähltaktgebersignal zu messen, umfassend die folgenden Schritte: Vorsehen eines Schaltkreises mit fest verdrahteter Logik zum Erfassen des erwarteten Ereignisses; Präsentieren eines Zählsollwerts am Eingang des Zählers; wenn das erwartete Ereignis eintritt, sofortiges Anlegen an den Zähler eines Ladesignals des Zählsollwerts, der am Eingang des Zählers präsent ist, wobei das Ladesignal von dem Erfassungsschaltkreis mit fest verdrahteter Logik mit einer Mindestfrist geliefert wird, die einer Umschaltzeit von Logikgattern entspricht.
Gemäß einer Ausführungsform entspricht das Ereignis dem Ablaufen eines Zeitintervalls, das von einem zuvor in den Zähler geladenen Zählsollwert festgelegt wird.
Gemäß einer Ausführungsform wird der Mikroprozessor während des Wartens auf ein Ereignis deaktiviert.
Gemäß einer Ausführungsform wird der Mikroprozessor wieder aktiviert, nachdem das Ladesignal an den Zähler angelegt wurde.
Gemäß einer Ausführungsform wird der Mikroprozessor durch das Blockieren und Wiederherstellen eines internen Taktgebersignals, das an das Herzstück des Mikroprozessors angelegt wird, deaktiviert und wieder aktiviert.
Diese Merkmale und Vorteile sowie weitere der vorliegenden Erfindung werden detaillierter in der folgenden Beschreibung eines erfindungsgemäßen Mikroprozessors unter Bezugnahme auf die anliegenden Abbildungen dargelegt, in welchen:
1, oben beschrieben, die Bits einer Übertragung asynchroner Daten beschreibt,
2 das herkömmliche Schema eines Mikroprozessorschaltkreises ist, der zum Erfassen asynchroner Daten eingerichtet ist,
3 in Form von Blöcken einen erfindungsgemäßen Mikroprozessor darstellt, der ein erfindungsgemäßes Synchronisationssystem umfasst,
4 detaillierter bestimmte Elemente des Systems und des Mikroprozessors der 3 darstellt, und
5 ein Chronogramm ist, das verschiedene logische Signale darstellt, die in dem Synchronisationssystem der 3 erscheinen.
3 stellt einen Mikroprozessor 10 dar, der herkömmlich eine Zentraleinheit CPU umfasst, die an einen Datenbus 15 und an einen Adressbus 16 angeschlossen ist, einen Programmspeicher MEM, eine Registerbank REGBANK und einen Taktgebergenerator CGEN, der ein internes Taktgebersignal H1 des Mikroprozessors liefert, das an die Zentraleinheit CPU angelegt wird. Man findet ferner den eingangs beschriebenen Zähler TMR, der von einem Zähltaktgebersignal H2 gesteuert wird. Die Bank REGBANK und der Zähler TMR sind an den Datenbus 15 als Peripheriegeräte der Zentraleinheit CPU angeschlossen, und Registeradressen ADD können an die REGBANK über den Adressbus 16 gesendet werden.
Erfindungsgemäß umfasst der Mikroprozessor 10 einen Ereigniserfassungsschaltkreis EVTDET mit fest verdrahteter Logik, der das Erfassen von Ereignissen sicherstellt, die im Laufe der Ausführung eines Programms berücksichtigt werden müssen. Wie aus dem eingangs gegebenen Beispiel hervorgeht, bezeichnet der Begriff „Ereignis" herkömmlich die Tatsache, dass ein logisches Signal an einer Stelle des Mikroprozessors den Wert wechselt. Das Ereignis kann das Übergehen auf 0 des Signals, sein Übergehen auf 1 oder einfach sein Zustandswechsel sein (von 1 auf 0 oder von 0 auf 1). Je nach den Erfordernissen und den Anwendungen, kann das zu überwachende Signal auf einem internen Bus oder einer Schnittstelle des Mikroprozessors abgenommen werden, am Ausgang des Zählers TMR, oder ein Flag des Mikroprozessors sein. Der Wechsel des Werts des Signals kann als solcher das erwartete Ereignis darstellen oder die Umsetzung in binäre Logik eines beliebigen Ereignisses sein, von dem der Ablauf eines Programms abhängt (zum Beispiel das Ablaufen einer Zähldauer).
Der Detektor EVTDET ist über einen Eingang EV1 mit dem Ausgang eines Ereignisgenerators EVTGEN verbunden und empfängt auf einem anderen Eingang EV2 den Code CODE_EW eines zu erwarteten Ereignisses, der von der Zentraleinheit CPU geliefert wird. Der Detektor EVTDET liefert das Signal LOAD zum Laden des Zählers TMR sowie ein Signal ED („Event Detected"), das anzeigt, dass ein erwartetes Ereignis eingetreten ist. Schließlich wird der Detektor EVTDET von einem Signal EW („Event Wait") zum Abwarten eines Ereignisses, das von der Zentraleinheit CPU geliefert wird, aktiviert.
Der Ereignisgenerator EVTGEN ist ein Codiererschaltkreis, dessen Eingänge, hier 16 Eingänge I1 bis I16 an zu überwachende Stellen des Mikroprozessors angeschlossen sind. Der Generator EVTGEN liefert auf den Eingang EV1 des Detektors EVTDET einen Code CODE_ED des erfassten Ereignisses, der hier auf vier Bits codiert ist.
Die Skizze der 3 stellt eine Anwendung der Erfindung dar, die dem eingangs beschriebenen technischen Problem entspricht, das heißt dem Empfang asynchroner Daten durch einen Mikroprozessor einer kontaktfreien Chip-Karte. Man findet daher in 3 einen herkömmlichen Schaltkreis 30 zum Übertragen von Daten durch Magnetinduktion, der einen Resonanzkreis 31 umfasst, der durch eine Antennenspule 32 und ein Kapazität 33 parallel geschaltet gebildet ist, so wie einen Teilerschaltkreis 34 und einen Decoder/Demodulatorschaltkreis 35, die an die Klemmen des Resonanzkreises angeschlossen sind. Wenn die Spule 32 in ein magnetisches Wechselfeld FLD mit der Frequenz Fac in Amplitudenmodulation, gesendet von einem Chip-Kartenlesegerät getaucht wird, erscheint eine induzierte Wechselspannung Vac. Die Frequenz Fac der Spannung Vac wird von dem Schaltkreis 34 geteilt, der das Zähltaktgebersignal H2 liefert (das Teilungsverhältnis kann gleich 1 sein). Der Schaltkreis 35 demoduliert die Spannung Vac und decodiert das empfangene Signal, um daraus die Bits bs, b0, b1, b2... einer Folge asynchroner Bits (1) zu extrahieren. Der Ausgang des Schaltkreises 35 wird auf eine Schnittstelle P1 der Zentraleinheit CPU angelegt. Bei dieser Anwendung ist der Eingang I1 des Ereignisgenerators EVTGEN an die Schnittstelle P1 der Zentraleinheit CPU (Knoten A) angeschlossen, und der Eingang I2 ist an den Ausgang des Zählers TMR angeschlossen, der das Flag FLZ liefert. Der Generator EVTGEN ist vorgesehen, um einen Ereigniscode CED1 zu liefern, wenn das auf der Schnittstelle I1 gegenwärtige Signal auf 0 übergeht, und einen Ereigniscode CED2, wenn das Flag FLZ auf 0 übergeht. Die eingangs beschriebene Programmsequenz, die den Empfang der Bitfolge bs, b0, b1... mit der Periode Te betrifft, wird die folgt ausgeführt:

i) die Zentraleinheit CPU sendet dem Detektor EVTDET den Code CODEEW = CED1des ersten Ereignisses E1, das zu erwarten ist (das dem Erscheinen des Startbits bs auf der Schnittstelle P1 entspricht),
ii) die Zentraleinheit CPU präsentiert auf dem Bus 15 den Zählsollwert VAL1 (der dem Zählen einer Zeit Te/2 entspricht), der sich daher am Eingang des Zählers TMR befindet (der Sollwert kann optional in einem Pufferregister des Zählers TMR gespeichert werden),
iii) sobald diese Vorbereitungsschritte durchgeführt sind, aktiviert die Zentraleinheit CPU den Detektor EVTDET mittels des Signals EW.

Einige Augenblicke später wird der Übergang auf 0 der Schnittstelle P1 von dem Generator EVTGEN erfasst, der sofort den Code CODEED = CED1an den Detektor EVTDET sendet. Letzterer vergleicht den Code CED1 mit dem Code CODE_EW des zu überwachenden Ereignisses. Sobald die Identität der Codes geprüft ist, liefert der Detektor EVTDET sofort das Signal LOAD an den Zähler TMR, liefert dann der Zentraleinheit CPU das Signal ED, das anzeigt, dass das erwartete Signal eingetreten ist. Unter „sofort" versteht man eine so gut wie sofortige Operation, die in einem sehr kurzen Zeitintervall erfolgt, das der Umschaltzeit der verschiedenen Logikgatter, welche die Schaltkreise EVTGEN und EVTDET bilden, entspricht.
Dank der Erfindung erfolgt das Laden des Sollwerts VAL1 in den Zähler TMR daher so gut wie gleichzeitig mit dem Eintreten des erwarteten Ereignisses. Nach dem Empfang des Signals ED setzt die Zentraleinheit CPU die Ausführung des in dem Speicher MEM gespeicherten Programms fort, das heißt, sie bereitet das Warten auf das nächste Ereignis E2 vor (das dem Verstreichen des Zeitintervalls Te/2 entspricht). Dazu wiederholt die Zentraleinheit CPU die oben stehenden Operationen 1) und ii). Der Wert VAL2 (Warten während einer Zeit Te) wird jetzt am Eingang des Zählers TMR präsentiert, und der dem Detektor EVTDET gelieferte Ereigniscode ist der Code CED2. Wenn das Flag FLZ auf 0 übergeht, wird der Sollwert VAL2 sofort in den Zähler TMR geladen, und die Zentraleinheit CPU geht zum Lesen des Bits bs über. Die Leseoperationen der darauf folgenden Bits b0, b1... (Ereignisse E3, E4...) sind gleich wie die vorhergehende und werden wiederholt.
Zusammenfassend erlauben es das Vorsehen eines spezifischen Schaltkreises mit fest verdrahteter Logik, der das Erfassen von Ereignissen erlaubt, und das sofortige Auslösen des Ladens des Zählers TMR, ein Ansammeln von Verspätungen zu vermeiden, die zu dem Verlust eines Bits führen könnten.
Diese Vorteile der Erfindung findet man für das Senden einer Bitfolge wieder, die der der 1 entspricht. In diesem Fall sendet die Zentraleinheit CPU den Ereigniscode VAL2 (FLZ = 0) an den Detektor EVTDET, bereitet den Wert VAL2 am Eingang des Zählers TMR vor, legt selbst das Signal LOAD an den Zähler TMR an und legt gleichzeitig das Aktivierungssignal EW an den Detektor EVTDET an. Wenn die Zeit Te abgelaufen ist und das Flag FLZ auf 0 übergeht, ist der Sollwert VAL2 noch immer am Eingang des Zählers TMR präsent und wird automatisch von dem Detektor EVTDET neu geladen. Der Detektor EVTDET sendet danach das Signal ED an die Zentraleinheit CPU, die das erste Bit b0 sendet. Dank der Erfindung summiert sich die Verspätung, die zwischen dem Übergehen auf 0 des Flags FLZ und dem Senden eines Bits b0, b1, b2, b3... durch die Zentraleinheit CPU auftreten kann, nicht, denn diese Verzögerung betrifft den Zähler TMR nicht, der nach dem Ablaufen des vorhergehenden Zeitintervalls sofort neu geladen wird.
Andererseits wird das Herzstück des Mikroprozessors, hier die Zentraleinheit CPU, gemäß einem optionalen aber vorteilhaften Aspekt der Erfindung während der Zeiten des Wartens auf ein Ereignis deaktiviert. Bei der in 3 dargestellten Ausführungsform erzielt man dieses Deaktivieren, indem man das Anlegen des internen Taktgebers H1 an die Zentraleinheit CPU mittels eines Schalters SW weglässt. Der Schalter SW wird von dem Detektor EVTDET gesteuert und wird auf den offenen Zustand (nicht durchgängig) gesetzt, wenn der Detektor EVTDET das Aktivierungssignal EW empfängt, und wird dann wieder geschlossen, wenn das erwartete Ereignis eintritt (Senden des Signals ED). Während der Perioden des Wartens auf ein Ereignis wird der Mikroprozessor daher deaktiviert und verbraucht keinen Strom.
4 stellt ein Ausführungsbeispiel des Detektors EVTDET dar. Der Eingang EV1 des Detektors ist an einen ersten Eingang eines logischen Komparators 30 angeschlossen. Der Eingang EV ist mit einem zweiten Eingang des Komparators 30 über ein Pufferregister 31 verbunden, welches es erlaubt, den Code CODE_EW am Eingang des Komparators 30 zu wahren. Der Ausgang des Komparators 30 liefert ein Signal EQ1, das auf den Taktgebereingang H einer Referenzkippschaltung D 32 angelegt wird, dessen Eingang D auf 1 gehalten wird. Die Referenzkippschaltung 32 empfängt auf ihrem Eingang zum Rückstellen auf 0 RST das Aktivierungssignal EW und liefert auf ihrem Ausgang Q ein Signal EQ2. Das Signal EQ2 wird an den Eingang eines monostabilen Schaltkreises 33 angelegt, der das Signal LOAD liefert, sowie an den Eingang eines UND-Gatters 34, das auf seinem anderen Eingang das Aktivierungssignal EW empfängt. Der Ausgang des UND-Gatters 34 wird auf den Eingang D einer Referenzkippschaltung D 35 angelegt, die auf ihrem Taktgebereingang H das interne Taktgebersignal H1 des Mikroprozessors empfängt. Der Ausgang Q der Referenzkippschaltung 35 liefert ein Signal INHIB zum Steuern des Schalters SW (siehe auch 3). Das Signal INHIB wird auch an den Eingang eines monostabilen Schaltkreises 36 angelegt, dessen Ausgang das Signal ED („Ereignis erfasst") liefert. Schließlich haben die Kippschaltungen 32 und 35 sinkende Flanken, das heißt, dass sie vom Übergehen auf 0 ihrer jeweiligen Taktgebereingänge H ausgelöst werden, wobei die Ausgänge Q die Eingänge D kopieren.
Das Funktionieren des Detektors EVTDET wird von dem Ablaufdiagramm der 5 dargestellt. Das Aktivierungssignal EW, das normalerweise auf 0 steht, wird von der Zentraleinheit CPU nach dem Laden eines Ereigniscodes CODE_EW in das Pufferregister 31 auf 1 gesetzt. Das Signal EQ2 geht auf 0 über, ebenso der Ausgang des Gatters 34. In diesem Augenblick nimmt man zum Beispiel an, dass das interne Taktgebersignal H1 auf 0 steht. Im Laufe der sinkenden Flanke nach dem Taktgebersignal H1, löst sich die Kippschaltung 35 aus und kopiert am Ausgang den Wert 0, der auf ihrem Eingang D gegenwärtig ist. Das Signal INHIB geht auf 0 über, und der Schalter SW wird geöffnet, so dass die Zentraleinheit CPU das Taktgebersignal H1 nicht mehr empfängt (in 5 ist das von der Zentraleinheit CPU empfangene Taktgebersignal mit H1* bezeichnet, um es von dem ständigen Signal H1 zu unterscheiden, das von dem Generator CGEN geliefert wird).
Wenn das erwartete Ereignis eintritt, sind die Codes CODE_EW und CODE_ED gleich, und das Signal EQ1 geht auf 0 über. Das Signal EQ2 geht auf 1 über, und der Ausgang des monostabilen Schaltkreises 33 liefert das Ladesignal LOAD in Form eines Impulses. Gleichzeitig geht der Ausgang des UND-Gatters 34 auf 1 über. In diesem Augenblick geht man erneut davon aus, dass das interne Taktgebersignal H1 auf 0 steht. Im Laufe der darauf folgenden sinkenden Flanke des Taktgebersignals H1 löst sich die Kippschaltung 35 aus und kopiert am Ausgang den Wert 1, der auf ihrem Eingang D präsent ist. Das Signal INHIB geht über auf 1, und der Schalter SW wird geschlossen, so dass die Zentraleinheit CPU wieder aktiviert wird. Gleichzeitig liefert der monostabile Schaltkreis 36 das Signal ED („Ereignis erfasst") in Form eines Impulses an die Zentraleinheit CPU.
Die Ausführungsform, die hier beschrieben wurde, erlaubt es daher, das Taktgebersignal H1 im gleichen Moment, hier auf einer sinkenden Taktgeberflanke zu unterbrechen und wieder herzustellen, so dass der Betrieb der Zentraleinheit CPU nicht gestört wird. Genauer genommen „merkt" die Zentraleinheit CPU nicht, dass sie deaktiviert wurde und nimmt ihre Operationen da wieder auf, wo sie durch ihr Umstellen auf Schlafbetrieb unterbrochen wurde. Unter diesen Bedingungen benötigt das Erwarten eines Ereignisses kein Abtasten des Signals ED, und die Wiederinbetriebnahme der Zentraleinheit CPU erfolgt unmittelbar nach dem Senden des Signals ED.
Der rechte Teil der 4 stellt sehr schematisch den internen Aufbau der Zentraleinheit CPU dar. Man findet dort einen Anweisungsdecoder DEC und eine Kippschaltung D 40, deren Ausgang Q das Signal EW („Warten Ereignis") liefert. Der Decoder DEC, der als solcher herkömmlich ist, hat das Auslegen der von dem Programmspeicher MEM empfangenen Anweisungen und das Takten ihrer Ausführung innerhalb der Zentraleinheit CPU zur Aufgabe.
Gemäß einem weiteren optionalen aber vorteilhaften Aspekt der Erfindung ist der Decoder DEC eingerichtet, so dass er eine Synchronisationsanweisung SYNC des folgenden Typs verarbeiten kann:
umfassend einen Operationscode CODE_SYNC, den CODE_EW eines zu erwartenden Ereignisses und eine Adresse ADD eines Registers der Bank REGBANK, die einen Zählsollwert VAL enthält.
Der Decoder DEC nimmt nach dem Lesen (Zyklus „Fetch") der Anweisung SYNC in dem Speicher MEM und Erkennen des Codes CODE_SYNC die folgenden Operationen vor:

– der Decoder DEC speichert den Ereigniscode CODE_EW in dem Register 31 des Detektors EVTDET,
– der Decoder DEC sendet die Adresse ADD auf den Adressbus 16, legt dann ein Lesesignal RD an die Bank REGBANK an. Der Zählsollwert VAL, der an dieser Adresse präsent ist, wird über den Datenbus 15 am Eingang des Zählers TMR präsentiert (er kann auch in ein Pufferregister des Zählers TMR geladen werden),
– danach aktiviert der Decoder DEC den Detektor EVTDET, indem er einen Spannungsimpuls auf den Eingang SET der Kippschaltung 40 sendet. Das Signal ED geht auf 1 über. Wenn das erwartete Signal eintritt, wird der von dem Detektor EVTDET (monostabiler Schaltkreis 36) gelieferte Impuls ED an den Eingang RESET der Kippschaltung 40 angelegt, was das Rückstellen auf 0 des Signals EW bewirkt.

Das Vorsehen einer solchen Anweisung SYNC und eines Decoders DEC, der diese Anweisung ausführen kann, ist ein praktischer Aspekt der Erfindung, der es erlaubt, die Arbeit eines Programmierers beachtlich zu vereinfachen und jederzeit die erfindungsgemäße Synchronisationsfunktion heranzuziehen.
Natürlich gibt es für die vorliegende Erfindung unterschiedliche andere Anwendungen als die oben unter Bezugnahme auf das eingangs dargelegte technische Problem beschriebene. Die Erfindung kann zum Beispiel an die Synchronisation von asynchronen Prozessoren angewandt werden, die nicht die gleichen Taktgeberfrequenzen haben. Im Allgemeinen kann die Erfindung in jedem Mikroprozessortyp umgesetzt werden und ersetzt vorteilhaft die herkömmlichen Synchronisationsverfahren durch Abtasten oder Unterbrechen.
Die vorliegende Erfindung kann auch verschiedene Varianten und Ausführungsformen annehmen. Die weiter oben beschriebene Anweisung SYNC kann einen Zählsollwert in indexierter Form enthalten, der von der Adresse eines Registers dargestellt wird. Es ist auch möglich, den Zählsollwert direkt in die Anweisung SYNC einzugliedern. Ferner kann der Ereignisdetektor eine komplexere Struktur haben, die es erlaubt, gleichzeitig zwei Ereignisse abzuwarten. In diesem Fall kann man das Warten auf ein Ereignis in Zusammenhang mit dem Wertwechsel eines logischen Signals mit dem Warten auf ein Ereignis überlagern, das dem Ablaufen eines Zeitintervalls entspricht. Diese Variante erlaubt es, ein zeitliches Wartefenster zu definieren und zu vermeiden, dass der Mikroprozessor in einem Schlafzustand blockiert bleibt, wenn das erwartete Ereignis nicht eintritt.
Schließlich wird der Fachmann erkennen, dass der Aufbau des weiter oben beschriebenen Ereignisdetektors dem eines herkömmlichen Unterbrechungsdecoders sehr nahe ist, mit dem Unterschied, dass ein Unterbrechungsdecoder die Aufgabe hat, ein Unterbrechungssignal und die Adresse eines Unterbrechungsunterprogramms zu erzeugen, wenn ein erwartetes Ereignis eintritt. Eine vorteilhafte Ausführungsform der Erfindung besteht daher darin, in einem einzigen Schaltkreis die Funktion eines herkömmlichen Unterbrechungsdecoders und die des erfindungsgemäßen Ereignisdetektors zu vereinen.

Claims

Mikroprozessor (10), der eine programmierbare Zentraleinheit (CPU) umfasst, einen Zähler (TMR) zum Messen eines Zeitintervalls (Te/2, Te) in Abhängigkeit von einem Zählsollwert (VAL1, VAL2) und einem Zähltaktgebersignal (H2), und Mittel (15), um es der Zentraleinheit zu erlauben, auf einem Eingang des Zählers einen Zählsollwert zu präsentieren, dadurch gekennzeichnet, dass er Mittel mit fest verdrahteter Logik (EVTDET, EVTGEN) zum Erfassen mindestens eines erwarteten Ereignisses (E1, E2, E3) umfasst, die eingerichtet sind, um, wenn das erwartete Ereignis eintritt, an den Zähler unverzüglich ein Ladesignal (LOAD) eines Zählsollwerts (VAL1, VAL2) anzulegen, welcher am Eingang des Zählers gegenwärtig ist, so dass die Anlegezeit des Ladesignals an den Zähler in dem Augenblick, in dem das Ereignis eintritt, minimal ist und nur einer Umschaltzeit von Logikgattern des Erfassungsschaltkreises mit fest verdrahteter Logik entspricht.
Mikroprozessor nach Anspruch 1, bei dem die Mittel zum Erfassen (EVTDET, EVTGEN) eingerichtet sind, um die folgenden Ereignisse (E1, E2, E3) zu erfassen: – das Ablaufen eines Zeitintervalls (Te/2, Te), das der Zähler gemessen hat, und – das Wechseln des Werts eines logischen Signals.
Mikroprozessor nach einem der Ansprüche 1 und 2, bei dem die Mittel zum Erfassen (EVTDET, EVTGEN) programmierbar sind und mindestens ein Register (31) umfassen, um mindestens einen Code (CODE_EW) mindestens eines zu erfassenden Ereignisses aufzunehmen.
Mikroprozessor nach einem der Ansprüche 1 bis 3, bei dem die Mittel zum Erfassen Mittel (INHIB, SW) umfassen, um den Mikroprozessor, wenn die Mittel aktiviert werden, zu deaktivieren, und den Mikroprozessor, wenn das erwartete Ereignis eintritt, wieder zu aktivieren.
Mikroprozessor nach Anspruch 4, bei dem die Mittel zum Erfassen den Mikroprozessor deaktivieren, indem sie das Anlegen eines internen Taktgebersignals (H1) an die Zentraleinheit (CPU) blockieren.
Mikroprozessor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Zentraleinheit Mittel (DEC) zum Decodieren und Verarbeiten einer Anweisung (SYNC) zum Warten auf ein Ereignis umfasst, die eingerichtet sind, um beim Empfang der Warteanweisung: – am Eingang des Zählers einen Zählsollwert (VAL1, VAL2) zu präsentieren, – den Mitteln zum Erfassen (EVTDET, EVTGEN) einen Code (CODE_EW) des zu erfassenden Ereignisses zu liefern und dann – die Mittel zum Erfassen (EVTDET, EVTGEN) zu aktivieren (EW).
Mikroprozessor nach Anspruch 6, dadurch gekennzeichnet, dass die Zentraleinheit Mittel (DEC) zum Decodieren und zum Verarbeiten einer Warteanweisung (SYNC) umfasst, die einen Code (CODE_EW) des zu erfassenden Ereignisses und einen Zählsollwert (ADD, VAL) in direkter Form (VAL) oder indexierter Form (ADD) umfasst.
Mikroprozessor nach einem der vorhergehenden Ansprüche, bei dem die Mittel zum Erfassen (EVTDET, EVTGEN) Folgendes umfassen: – Mittel (EVTGEN) zum Erzeugen von Ereigniscodes (CODE_ED), wenn vorausbestimmte Ereignisse an vorausbestimmten Stellen des Mikroprozessors auftreten, und – Mittel zum Vergleichen (EVTDET) eines Ereigniscodes (CODE_ED), der von den Mitteln zur Produktion (EVTGEN) geliefert wird, mit dem Ereigniscode (CODE_EW) eines erwarteten Ereignisses.
Mikroprozessor nach einem der vorhergehenden Ansprüche, bei dem der Zähler ein Zähltaktgebersignal (H2) empfängt, das anders ist als ein internes Taktgebersignal (H1) des Mikroprozessors.
Mikroprozessor nach einem der vorhergehenden Ansprüche, der Mittel (31, 34) umfasst, um das Zähltaktgebersignal (H2) aus der Trägerfrequenz (Fac) eines magnetischen Wechselfelds (FLD) zu extrahieren.
Verfahren zur Synchronisation eines Mikroprozessors mit einem erwarteten Ereignis (E1, E2, E3), wobei der Mikroprozessor eine Zentraleinheit (CPU), einen Zähler (TMR) zum Messen eines Zeitintervalls (Te/2, Te) in Abhängigkeit von einem Zählsollwert (VAL1, VAL2) und einem Zähltaktgebersignal (H2) umfasst, und Mittel (15), um es der Zentraleinheit zu erlauben, auf einem Eingang des Zählers einen Zählsollwert zu präsentieren, dadurch gekennzeichnet, dass es die folgenden Schritte umfasst: – Vorsehen eines Schaltkreises (EVTDET) mit fest verdrahteter Logik zum Erfassen des erwarteten Ereignisses, – Präsentieren eines Zählsollwerts (VAL1, VAL2) am Eingang des Zählers (TMR) mittels der Zentraleinheit, und – wenn das erwartete Ereignis eintritt: – Liefern durch den Ereigniserfassungsschaltkreis (EVTDET) eines Signals (LOAD) zum Laden des Zählsollwerts mit einer Mindestfrist, die einer Umschaltzeit von Logikgattern des Erfassungsschaltkreises mit fest verdrahteter Logik entspricht, ohne Eingriff der Zentraleinheit (CPU), – unverzügliches Anlegen an den Zähler (TMR) des Signals (LOAD) zum Laden des Zählsollwerts (VAL1, VAL2).
Verfahren nach Anspruch 11, bei dem das erwartete Ereignis (E2, E3) dem Ablaufen eines bestimmten Zeitintervalls (Te/2, Te) entspricht, das von dem Zähler in Abhängigkeit von einem Zählsollwert (VAL1, VAL2), der zuvor in den Zähler (TMR) geladen wurde, gemessen wird.
Verfahren nach einem der Ansprüche 11 bis 12, bei dem der Mikroprozessor während des Wartens auf ein Ereignis deaktiviert (INHIB) ist.
Verfahren nach Anspruch 13, bei dem der Mikroprozessor wieder aktiviert wird, nachdem das Ladesignal (LOAD) an den Zähler (TMR) angelegt wurde.
Verfahren nach Anspruch 14, bei dem der Mikroprozessor durch Blockieren und Wiederherstellen eines internen Taktgebersignals (H1), das an das Herzstück (CPU) des Mikroprozessors angelegt wird, deaktiviert und wieder aktiviert wird.
Verfahren nach einem der Ansprüche 1 bis 15, bei dem der Ereigniserfassungsschaltkreis (EVTDET) programmierbar ist und mindestens ein Register (31) umfasst, um mindestens einen Ereigniscode (CODE_EW) mindestens eines zu erfassenden Ereignisses aufzunehmen, das einen Schritt des Anlegens eines Ereigniscodes des erwarteten Ereignisses an den Erfassungsschaltkreis durch die Zentraleinheit umfasst.
Verfahren nach Anspruch 16, bei dem man einen Schaltkreis (EVTGEN) zum Erzeugen von Ereigniscodes (CODE_ED) vorsieht, wenn vorausbestimmte Ereignisse an vorausbestimmten Stellen des Mikroprozessors auftreten, und man in dem Ereigniserfassungsschaltkreis (EVTDET) Mittel zum Vergleichen eines Ereigniscodes (CODE_ED), der von den Produktionsmitteln (EVTGEN) geliefert wird, mit dem Ereigniscode (CODE_EW) des erwarteten Ereignisses vorsieht.
Verfahren nach einem der Ansprüche 11 bis 17, bei dem ein erwartetes Ereignis der Empfang eines Bits einer Bitfolge ist.
Verfahren nach Anspruch 18, das das Anlegen eines ersten Zählsollwerts (VAL1, Te/2) an den Zähler vor dem Empfang eines ersten Bits der Bitfolge und das Anlegen eines zweiten Zählsollwerts (VAL2, Te) an den Zähler vor dem Empfang anderer Bits der Bitfolge umfasst.