DE69224649T2 - Speichereinheit mit mehrfach schreibbarem cachespeicher - Google Patents
Speichereinheit mit mehrfach schreibbarem cachespeicherInfo
- Publication number
- DE69224649T2 DE69224649T2 DE69224649T DE69224649T DE69224649T2 DE 69224649 T2 DE69224649 T2 DE 69224649T2 DE 69224649 T DE69224649 T DE 69224649T DE 69224649 T DE69224649 T DE 69224649T DE 69224649 T2 DE69224649 T2 DE 69224649T2
- Authority
- DE
- Germany
- Prior art keywords
- cache
- cache memory
- data
- pages
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005192 partition Methods 0.000 claims description 20
- 230000000737 periodic effect Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 238000013507 mapping Methods 0.000 claims 1
- 238000012545 processing Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000007726 management method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
- G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
- G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US78758491A | 1991-11-04 | 1991-11-04 | |
PCT/US1992/009417 WO1993009497A2 (fr) | 1991-11-04 | 1992-11-03 | Unite de memoire comprenant une antememoire d'ecritures multiples |
Publications (2)
Publication Number | Publication Date |
---|---|
DE69224649D1 DE69224649D1 (de) | 1998-04-09 |
DE69224649T2 true DE69224649T2 (de) | 1998-06-25 |
Family
ID=25141954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE69224649T Expired - Fee Related DE69224649T2 (de) | 1991-11-04 | 1992-11-03 | Speichereinheit mit mehrfach schreibbarem cachespeicher |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0611462B1 (fr) |
JP (1) | JPH07500936A (fr) |
KR (1) | KR940703050A (fr) |
DE (1) | DE69224649T2 (fr) |
WO (1) | WO1993009497A2 (fr) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2292822A (en) * | 1994-08-31 | 1996-03-06 | Hewlett Packard Co | Partitioned cache memory |
AU7728300A (en) * | 1999-11-22 | 2001-06-04 | Ericsson Inc. | Buffer memories, methods and systems for buffering having seperate buffer memories for each of a plurality of tasks |
US6745293B2 (en) | 2000-08-21 | 2004-06-01 | Texas Instruments Incorporated | Level 2 smartcache architecture supporting simultaneous multiprocessor accesses |
EP1215581A1 (fr) | 2000-12-15 | 2002-06-19 | Texas Instruments Incorporated | Système et procédé d'accès à antémémoire |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4208716A (en) * | 1978-12-11 | 1980-06-17 | Honeywell Information Systems Inc. | Cache arrangement for performing simultaneous read/write operations |
US4381541A (en) * | 1980-08-28 | 1983-04-26 | Sperry Corporation | Buffer memory referencing system for two data words |
-
1992
- 1992-11-03 JP JP5508666A patent/JPH07500936A/ja active Pending
- 1992-11-03 KR KR1019940701430A patent/KR940703050A/ko not_active Application Discontinuation
- 1992-11-03 DE DE69224649T patent/DE69224649T2/de not_active Expired - Fee Related
- 1992-11-03 WO PCT/US1992/009417 patent/WO1993009497A2/fr active IP Right Grant
- 1992-11-03 EP EP92924225A patent/EP0611462B1/fr not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
WO1993009497A3 (fr) | 1993-08-05 |
DE69224649D1 (de) | 1998-04-09 |
JPH07500936A (ja) | 1995-01-26 |
EP0611462B1 (fr) | 1998-03-04 |
KR940703050A (ko) | 1994-09-17 |
WO1993009497A2 (fr) | 1993-05-13 |
EP0611462A1 (fr) | 1994-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69320847T2 (de) | Verfahren und Anordnung zur Ausführung von Prozessen in einem Multiprozessor-System | |
DE69327387T2 (de) | An einen paketvermittelten Bus gekoppelte Nachschreibsteuerungsschaltung für eine Cachespeichersteuerungsschaltung | |
DE69514165T2 (de) | Mehrstufige Cache-Speicheranordnung | |
DE69031978T2 (de) | Einrichtung und Verfahren zum Vermindern von Störungen in zweistufigen Cache-Speichern | |
DE19983793B4 (de) | System mit einem Prozessor, auf dem mehrere, gleichzeitig aktive Ausführungsentitäten ausgeführt werden, und mit einem mehrere, den Ausführungsentitäten zugewiese Cache-Abschnitte aufweisenden Cache-Speicher | |
DE69701078T2 (de) | Mikroprozessorarchitektur mit der Möglichkeit zur Unterstützung mehrerer verschiedener Prozessoren | |
DE69031411T2 (de) | Verfahren und Anordnung zum Lesen, Schreiben und Auffrischen eines Speichers mit direktem virtuellem oder physikalischem Zugriff | |
DE69432133T2 (de) | Datenprozessor mit Cache-Speicher | |
DE69734129T2 (de) | Hierarchisches Datenverarbeitungssystem mit symetrischen Multiprozessoren | |
DE60015395T2 (de) | Speicher, der zwischen verarbeitenden threads geteilt ist | |
DE3587960T2 (de) | Datenverarbeitungsanlage mit einem Speicherzugriffssteuergerät. | |
DE19526007C2 (de) | Horizontal partitionierter Befehls-Cache-Speicher | |
DE3688192T2 (de) | Seitenorganisierter cachespeicher mit virtueller adressierung. | |
DE68923437T2 (de) | Adressenübersetzung für Seiten mehrfacher Grösse. | |
DE19943938B4 (de) | Dynamischer Daten-Vorabruf auf Basis eines Programmzähler- und Adressierungsmodus | |
DE69434728T2 (de) | Synchronisationssystem und verfahren in einem datencachesystem mit aufgeteiltem pegel | |
DE69721368T2 (de) | Verfahren und Gerät zur dynamischen Vorhersage des Weges für mehrstufige und mehrwege-satz-assoziative Cachespeicher | |
DE69225195T2 (de) | Datengesteuertes Verarbeitungssystem | |
DE69637294T2 (de) | Mikro-tlb mit parallelem zugriff zum beschleunigen der adressübersetzung | |
DE69025302T2 (de) | Hochleistungsrasterpuffer- und -cachespeicheranordnung | |
DE69323790T2 (de) | Verfahren und Vorrichtung für mehreren ausstehende Operationen in einem cachespeicherkohärenten Multiprozessorsystem | |
DE69715328T2 (de) | System und Verfahren zur Parallelisierung der Durchführung von Speichertransaktionen mittels mehreren Speichermodellen | |
DE69224084T2 (de) | Rechneranordnung mit Mehrfachpufferdatencachespeicher und Verfahren dafür | |
DE68924313T2 (de) | Mehrprozessoranordnungen mit kreuzweise abgefragten Schreib-in-Cachespeichern. | |
DE69229667T2 (de) | Simulierte cachespeicher-assoziativität |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |