Hintergrund der Erfindung
Erfindungsgebiet
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Die vorliegende Erfindung betrifft eine Hochleistungs-MOS-
Einrichtung, zusammengesetzt aus einer Vielzahl von
Elementar-MOS-FETs und insbesondere eine monolithische
MOS-integrierte Schaltung zum Hochleistungstreiben (im
Nachfolgenden als eine Hochleistungs-MOS IC bezeichnet) von der Art,
die mit Schutzmitteln gegen anomale Bedingungen, wie
beispielsweise Überstrom, ausgestattet ist.
Beschreibung des Standes der Technik
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Die Hochleistungs-MOS IC wird aus dem Grund in breitem
Umfang zur Zündsteuerung oder Bremssteuerung von
Kraftfahrzeugen verwendet, weil sie das Treiben und Schalten eines
großen Stroms möglich macht und sie spielt bei der
Realisierung eines elektronischen Steuersystems von
Kraftfahrzeugen eine wichtige Rolle. Für das Steuersystem von
Kraftfahrzeugen wird grundsätzlich ein hohes Maß an
Zuverlässigkett gefordert, um Personenunfälle zu vermeiden. Demgemäß
sind die Anforderungen an die zuverlässigkeit jeder der
elektronischen Komponenten, die das elektronische
Steuersystem bilden, streng.
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Während das erforderliche Niveau an Zuverlässigkeit wie
vorstehend erwähnt hoch ist, ist die Betriebsumgebung der
Hochleistungs-MQS-IC rauh, begleitet von Änderungen in der
Betriebsspannung, verursacht durch elektromagnetische
Induktion, Änderungen bei den Konstanten der Last, Änderungen
infolge von Temperaturänderungen, u. dgl. Aus diesen
Gründen hat eine derartige Hochleistungs-MOS-IC normalerweise
eine eingebaute Schutzschaltung gegen die verschiedenen
Arten von Änderungen. Eine derartige Hochleistungs-MOS-IC hat
nämlich in der IC Sensoren integriert, die jeweils einen
Überstrom in der elektronischen Schaltung, verursacht durch
Kurzschlüsse, welche an dem Teil der Last erzeugt werden,
eine Überspannung, welche eine externe elektromagnetische
Induktion begleitet und einen überhitzten Zustand der MOS-
IC selbst, detektieren, und ist so konstruiert, daß sie den
elektrischen Ausfall des Chips als Ganzes durch
zeitweiliges Abstellen des Betriebs des Hochleistungsteils der MOS-
IC in Abhängigkeit vom Ausgang dieser Sensoren verhindert.
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Die Schutzschaltung, die in der US-PS-4703390 mit dem Titel
"Integrated Circuit Power Time" beschrieben ist, verwendet
beispielsweise einen Leistungs-MOS-FET, der durch
Parallelschalten einer großen Anzahl von MOS-FETs konstruiert ist,
und detektiert einen Überstrom mit einem der großen Anzahl
von MOS-FETs, die gemeinsam an eine Last angeschlossen
sind, und verhindert den Ausfall der MOS-IC infolge eines
Überstroms und einer Übertemperatur durch Reflektieren der
zulässigen oberen Temperaturgrenze des MOS IC-Chips auf
eine Referenzspannung, die Vergleichsobjekt mit dem
Ausgangssignal des MOS-FETs ist, um Überstrom zu detektieren.
Trotz der Tatsache, daß eine derartige
Schaltungskonstruktion einen Überstrom, der durch die Last allein verursacht
ist, geeignet detektieren kann, und zu einer Unterbrechung
des Betriebs des Hochleistungs-MOS-FET-Teils führt, wird
das Treiben des Hochleistungs-FET-Teils unmöglich, wenn
zwischen dem Gate und der Source in einer oder mehreren
Einheiten der parallel geschalteten großen Anzahl von MOS-
FETs ein Kurzschluß erzeugt wird. Wie in der US-PS-Schrift
gezeigt, ist der Hochleistungs-MOS-FET normalerweise durch
Parallelschaltung (sog. Mehrzellkonstruktion) einer großen
Anzahl von MOS-FETs gebildet, die jeweils aus gegeneinander
isolierten Bereichen von Source, Drain und Gate bestehen,
anstatt daß sie aus einem einzigen FET gebildet sind. Der
Grund dafür liegt darin, daß es für die Reduzierung des
Einschaltwiderstandes wirksam ist, indem die Vorteile des
MOS-FET, nämlich hoher Verstärkungsfaktor, hohe
Eingangsimpedanz, Erleichterung der Sicherung des Gleichgewichts im
parallel geschalteten Zustand u. dgl., beibehalten werden.
Wenn jedoch eine große Anzahl an Gate-Elektroden verbunden
sind, wie dies in der vorstehend genannten US-PS
beschrieben ist, um die Mehrzellstruktur zu realisieren, wird die
Ein/Aus-Steuerung des Laststroms unmöglich, wenn zwischen
dem Gate und der Source ein Kurzschluß erzeugt wird.
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Eine Leistungs-MOS-Einrichtung, wie im Oberbegriff des
Patentanspruches 1 genannt, ist aus der JP-A-2291705 bekannt.
Bei diesem Stand der Technik sind Gate-Widerstände der MOS-
Einrichtung in die Gate-Verbindungspfade für jede MOS-
Gruppe eingesetzt. Wenn ein Kurzschluß von einem oder
mehreren MOS in einer Gruppe auftritt, ist die Zuführung von
Gate-Steuersignalen zu den anderen Gruppen immer noch
möglich, und der Kurzschluß setzt nur die Transistoren der
betroffenen Gruppe außer Betrieb. Bei dieser Vorrichtung
gemäß dem Stand der Technik wird aber der Kurzschluß eines
oder mehrerer MOS in einer Gruppe immer noch einen Gate-
Source-Leckstrom verursachen.
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Es ist daher die Aufgabe der vorliegenden Erfindung, eine
Leistungs-MOS-Einrichtung zu schaffen, die aus einer großen
Anzahl von parallel geschalteten MOS-FETs zusammengesetzt
ist, die ihren Betrieb selbst dann aufrechterhalten, wenn
ein Gate-Source-Kurzschluß in einem Teil der großen Anzahl
von MOS-FETs erzeugt wird.
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Eine weitere Aufgabe der vorliegenden Erfindung ist es,
eine monolithische Leistungs-MOS-IC zu schaffen, die einen
Leistungs-MOS-FET-Teil mit Mehrzellstruktur aufweist, die
im wesentlichen frei vom Einfluß des Kurzschlusses zwischen
Gate und Source des Leistungs-MOS-FET-Teils ist.
Zusammenfassung der Erfindung
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Eine Hochleistungs-MOS-Einrichtung gemäß der vorliegenden
Erfindung hat die Merkmale des Patentanspruches 1. Sie ist
somit mit einer Vielzahl von FET-Zellen ausgestattet, die
jeweils eine große Anzahl von parallel geschalteten MOS-
FETs haben, wobei die Gateelektroden der MOS-FETs und die
jeweiligen FET-Zellen so geschaltet sind, daß sie ein
Eingangssignal empfangen oder an das Ausgangsende einer Zell-
FET-Treiberschaltung angeschlossen sind, und zwar anstatt
direkt, über die entsprechenden Gatesignal-Detektions- und
Interruptschaltungen. Demgemäß ist selbst wenn zwischen dem
Gate und der Source des MOS-FET einer FET-Zelle ein
Kurzschluß erzeugt worden ist, dessen Einfluß auf diese FET-
Zelle allein begrenzt, ohne daß eine Ausbreitung auf andere
FET-Zellen erfolgt.
Kurze Beschreibung der Figuren
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Die obenstehenden und andere Aufgaben, Merkmale und
Vorteile der vorliegenden Erfindung gehen aus der folgenden
detaillierten Beschreibung der Erfindung anhand der
begleitenden Figuren hervor, in welchen zeigt:
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Fig. 1 ein Blockschaltbild für eine Hochleistungs-MOS-IC,
die einen Hochleistungs-MOS-FET-Teil enthält, gemäß dem
Stand der Technik;
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Fig. 2 ein Blockschaltbild einer Ausführungsform der
vorliegenden Erfindung;
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Fig. 3 das Schaltbild einer Gatesignal-Detektor- und
Interruptschaltung der Ausführungsform;
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Fig. 4 ein Schaltbild, das eine Modifikation des Teils
entsprechend Fig. 3 ist;
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Fig. 5 ein Zeitplan der Ausführungsform; und
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Fig. 6 das Schaltbild der Zellgruppe der Ausführungsform.
Detaillierte Beschreibung der bevorzugten Ausführungsform
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Bezugnehmend auf Fig. 1 hat die Hochleistungs-MOS-IC gemäß
dem Stand der Technik, die in dieser Figur als
Blockschaltbild gezeigt ist, eine Vielzahl von Zell-FETs 1a, 1b, ...
und 1n, deren Drain-Bereiche D und Source-Bereiche S
jeweils gemeinsam zusammengeschlossen sind, und eine Zell-
FET-Treiberschaltung 2, die gemeinsam eine Gatespannung VG
aller Zell-FETs 1a, 1b, ... und ln in Abhängigkeit von
einem Steuersignal SG und den Sensorausgangssignalen SV, SC
und ST steuert, wie dies später beschrieben wird. Die
Sensorausgangssignale SV, SC und ST werden durch einen
Überspannungssensor 3, einen Überstromsensor 4, einen
Übertemperatursensor 5 gespeist, die jeweils in dem Hochleistungs-
MOS-FET-Teil des Hochleistungs-MOS-IC angeordnet sind.
Weiterhin hat die Zell-FET-Treiberschaltung 2 eine eingebaute
Ladungspumpe zum Steuern der Gatespannung der Zell-FETs 1a
bis 1n. Der Drainbereich D mit gemeinsamem Anschluß ist an
einen Leistungsversorgungs-Verbindungsanschluß TD
angeschlossen, der die Verbindung mit einer Leistungsversorgung
(einer elektrischen Quelle mit hohem Potential) (nicht
dargestellt) empfängt, und analog ist der gemeinsam verbundene
Source-Bereich 5 an einen Lastverbindungsanschluß TL
angeschlossen, der die Verbindung mit einer externen Last 6
erhält. Darüberhinaus hat die monolithische Hochleistungs-
MOS-IC einen Masseanschluß TGND, der an die Masseschaltung
(eine elektrische Quelle mit niedrigem Potential) für die
gesamte interne Schaltung angelegt ist.
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Diese Hochleistungs-MOS-IC steuert das Ein- und Ausschalten
eines Stroms iL, der der externen Last 6 über den
Lastverbindungsanschluß TL zugeführt wird. Wenn der Strom iL
infolge der Erzeugung einer geschlossenen Schaltung, die eine
Paralleischaltung zu der externen Last bildet, extrem groß
wird, detektiert der Überstromsensor 4 den Zustand und
untersagt oder steuert die Gatespannung VG mittels seines
Sensor-Ausgangssignals, um den Strom iL zu unterbrechen
oder zu steuern. Nach dem Entfernen der Ursache des
Kurzschlusses wird das Sensor-Ausgangssignal SC
wiederhergestellt und der Unterbrechungszustand des Stroms iL
freigegeben. Wenn die Versorgungsspannung zu dem
Leistungsversorgungs-Verbindungsanschluß TD infolge beispielsweise eines
Spannungsstoßes, der die elektromagnetische Induktion von
außen begleitet, ansteigt, wird die Gatespannung VG ähnlich
durch das Ausgangssignal SV vom Überstromsensor 3
gesteuert. Die Steuerung der Gatespannung VG entsprechend dem
Ausgangssignal ST des Übertemperatursensors 5 wird auf
ähnliche Art und Weise ausgeführt.
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Mit der vorstehend beschriebenen Konstruktion kann diese
Hochleistungs-MOS-IC die ganze MOS-IC gegen Überspannung,
gegen Überstrom und gegen Überhitzungszustände schützen.
Wenn jedoch zwischen dem Gate und der Source in einer der
Zell-FETs 1a bis in ein Kurzschluß erzeugt wird, wird die
Steuerung der Gatespannung VG und damit auch die Ein-/Aus-
Steuerung des Stromes iL bis über die Rückkehr zum
Normalwert des Ausgangssignals der Treiberschaltung 2 als
Ergebnis der Entfernung der Ursache des Kurzschlusses unmöglich.
Dies ist deshalb der Fall, weil die Leiterbahnen von der
Treiberschaltung 2, die die Gatespannung VG zu den
verschiedenen Zell-FETs zu den entsprechenden Gates der Zell-
FETs 1a bis 1n führen, zusammengeschaltet sind.
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Bezugnehmend auf Fig. 2 hat eine Ausführungsform der
vorliegenden Erfindung, bei der die Bauteile, die mit denen
der in Fig. 1 gezeigten gemeinsam sind, mit gleichen
Bezugsziffern bezeichnet sind, Gatestromdetektor- und
Interruptschaltungen 11a, 11b, ... und 11n, die zwischen die
Zellgruppentreiberschaltung 2 und die Gateelektroden der
Zellgruppe CGa, CGb, ... bzw. CGn eingesetzt sind, und eine
alarmerzeugende Schaltung 12, die ein Alarmsignal SA an
einem Alarmsignalausgangsanschluß TA in Abhängigkeit von den
entsprechenden anormalen Detektorsignalen SQa, SQb, ... und
SQn erzeugt, die erzeugt werden, wenn diese Schaltungen
11a, 11b, ... bzw. 11n in den Gateströmen Anomalität
detektiert haben. Zusätzlich ist zwischen die
Zellgruppentreiberschaltung 2 und die entsprechenden Schaltungen 11a,
11b, ... eine Referenzspannungsquelle 13 geschaltet, die
eine Referenzspannung VR zum Vergleich mit der
Treiberspannung VG (Zellgruppentreibersignal) an die entsprechenden
Gateelektroden der Zellgruppe CGa, CGb, ... und CGn gibt.
Eine Zellgruppe umfaßt 1000 FETs, wie in der Fig. 6
gezeigt, und wird in der Fig. 2 als ein FET symbolisiert. Die
Referenzspannung VR nimmt über eine Zeitdauer während der
sie im Ein-Zustand ist, einen Wert ein, der proportional
zur Treiberspannung VG ist. Darüberhinaus wird ein
Startsetzimpuls SS von einem Startsetzimpuls-Eingangsanschluß TS
jeder dieser Schaltungen 11a bis 11n zugeführt. Abgesehen
von diesen zusätzlichen Bauteilen hat die vorliegende
Ausführungsform einen Aufbau wie der Leistungs-MOS-IC gemäß
dem Stand der Technik, wie in der Fig. 1 gezeigt.
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Es wird nun auch auf Fig. 3 Bezug genommen, aus der zu
ersehen ist, daß die Gatestrom-Detektor- und
Interruptschaltung 11a, deren detailliertes Schaltbild in der Fig. als
Repräsentant der Gatestromdetektor-Interruptschaltungen 11a
bis 11n gezeigt ist, eine Vergleichsschaltung 111 hat, die
die Referenzspannung VR von der Referenzspannungsquelle 13
erhält, bestehend aus den Spannungsteilerwiderständen R1
und R2, die in Reihe zwischen den Ausgang VG der
Zellgruppen-FET Treiberschaltung 2 und einem an Masse angelegten
Anschluß TGND an einem Eingangsanschluß eingefügt sind und
das Ausgangssignal VG von der Treiberschaltung 2 an den
anderen Eingangsanschluß über einen in Reihe geschalteten
Widerstand RGS für das Detektieren des Gatestroms empfangen,
und eine D-Typ-Flip-Flop-Schaltung 112, deren Datenanschluß
D an Masse angeschlossen ist, empfängt das Ausgangssignal
der Schaltung 111 an einem Takteingangsanschluß C und
empfängt den Startsetzimpuls SS am Setzanschluß S, und einen
MOS-FET-Schalter 113, der den Q-Ausgang der Flip-Flop-
Schaltung 112 an der Gateelektrode empfängt, das Ein-Aus-
Schalten der Treiberspannung VG (VGR) steuert und ein
Ausgangssignal VGA erzeugt. Der Q-Ausgang der D-Typ-Flip-Flop-
Schaltung 112 wird auch einem der Eingangsanschlüsse einer
Eingangs-NAND-Schaltung 17 als ein Signal SQa zugeführt,
die eine alarmerzeugende Schaltung 12 bildet. Da jede der
Gatestrom-Detektor-Interruptschaltungen 11b bis 11n den
gleichen Aufbau wie die vorstehend beschriebene Schaltung
11a hat, ist in der Fig. 3 nur die Schaltung 11b als ein
Block mit gestrichelter Linie gezeigt, und eine weitere
Darstellung und Beschreibung werden weggelassen.
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Wie in den Figuren 2, 3, 5 gezeigt, wird, wenn die externe
Lastschaltung 6 und die Zellgruppe CGa bis CGn normal
arbeiten, die Treiberspannung VG von der Treiberschaltung 2
an die MOS-FET-Gateelektroden der Zellgruppe CGa als
Treiberspannung VGa über den Widerstand RGS und den im
Ein-Zustand befindlichen MOS-FET-Schalter 113 angelegt, und
bringt die FETs der Zellgruppe CGa in den Ein-Zustand.
Andererseits ist die D-Typ-Flip-Flop-Schaltung 112 in diesem
Zustand vorher durch den Startsetzimpuls SS an das Flip-
Flop S in den gesetzten Zustand gesetzt und das Signal SQa
vom Anschluß Q befindet sich auf einem hohen Pegel.
Darüberhinaus ist im Fall des vorstehend genannten
Normalbetriebs
eine Treiberspannung VGR, die dem "positiven"
Eingangsanschluß der Vergleicherschaltung 111 zugeführt wird,
unveränderlich höher als die Referenzspannung VR, die an
den "negativen" Eingangsanschluß angelegt ist. Solange der
Normalbetriebszustand dauert, verbindet der MOSFET-Schalter
113 den Ein-Zustand durch das Ausgangssignal SQa vom
Q-Ausgangsanschluß des D-Typ-Flip-Flops 112, und der
Schutzbetrieb dieser Ausführungsform folgt der Steuerung durch die
Sensoren 3, 4 und 5 ähnlich wie bei dem in der Fig. 1
gezeigten Stand der Technik.
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Als nächstes wird, wie in den Figuren 2, 3, 5 gezeigt, wenn
zwischen dem Gate und der Source in einem der FETs in den
Zellgruppen CGa bis CGn ein Kurzschluß existiert, ein
Gatestrom iG durch den kurzgeschlossenen Teil zwischen dem Gate
und der Source bei dem nächsten Anlegen der Treiberspannung
VG fließen. Dann wird an dem Reihenwiderstand RGS infolge
des Gate-Stroms ein Spannungsabfall erzeugt, und als
Ergebnis wird die Spannung an dem "positiven" Eingangsanschluß
der Vergleicherschaltung 111 kleiner als die
Referenzspannung VR. Demgemäß geht das Ausgangssignal der
Vergleichsschaltung 111 auf einen niederen Pegel, und das
Ausgangssignal SQa des Q-Ausgangsanschlusses der D-Typ-Flip-Flop-
Schaltung 112 geht auf den niederen Pegel. Als Ergebnis
geht der MOSFET-Schalter 113 in den ausgeschalteten Zustand
und der Gate-Strom iG wird unterbrochen, und es wird von
der NAND-Schaltung 17 ein Alarmsignal SA erzeugt. Da der
Zustand der D-Typ-Flip-Flop-Schaltung 112 unverändert ist,
bleibt der FET-Schalter 113 in dem ausgeschalteten Zustand.
Andererseits leiten die Gate-Stromdetektor- und Interrupt-
Schaltungen 11b bis 11n, die jeweils mit den Zellgruppen
CGb bis CGn verbunden sind, die Treiberspannungen VGb bis
VGn zu den entsprechenden Zellgruppen und halten diese
Zellgruppen-FETs im eingeschalteten Zustand. Als ein
Ergebnis wird der Strom iL an die externe Last 6 unter den
Zellgruppen CGb bis CGn geteilt, mit dem entsprechenden
Ansteigen
des Anteils dieser Zellgruppen-FETs, aber es wird an
keinem der FETs der Zellgruppen CGb bis CGn ein
Überlastzustand auftreten. Darüberhinaus wird infolge des Erzeugens
des Alarmsignals SA eine Wartung oder Reparatur möglich, so
daß selbst wenn ein Überlastzustand erzeugt wird, sein
Einfluß in einer kurzen Zeit beseitigt werden kann.
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Als nächstes wird auf Fig. 4 Bezug genommen, die ein
Schaltbild einer Modifikation der in der Fig. 3 gezeigten
Stromdetektor und Interruptschaltung 11a zeigt, wobei eine
Zellgruppentreiberschaltung 2' ein
Hochspannungs-Hilfstreiberausgangssignal HVC infolge einer eingebauten
Ladungspumpschaltung zusammen mit der Treiberschaltung VG erzeugt.
Das Hilfstreiberausgangssignal HVC wird den gemeinsam
geschalteten Drain-Elektroden der FETs 14a, 14b, ... und 14n
der Sourcefolgerverbindungen zugeführt, deren
Sourceelektroden über die jeweiligen Widerstände Ra, Rb ... und Rn an
den Masseanschluß TGND angeschlossen sind und gemeinsam an
ihren Gateelektroden die Spannung VG empfangen. Eine
Schaltung 11'a, die eine Repräsentante der Gatestromdetektion
und Interruptschaltungen 11'a, 11'b, ... und 11'n ist, die
jeweils die Ausgangsspannungen von den
Sourceelektrodenanschlüssen der FETs 14a, 14b, ... und 14n empfangen, hat eine
Halbleitersicherung Fa und einen Widerstand Ra, die
zueinander in Reihe geschaltet sind, und einen N-Gate Thyristor
NTHa, dessen Kathode an das Massepotential angeschlossen
ist, und dessen Anode und Steuerelektrode an die Anschlüsse
auf der Seite der Sicherung Fa bzw. der Ausgangsseite des
Widerstandes Ra angeschlossen sind. Eine Beschreibung der
entsprechenden Ausgänge od. dgl. der Schaltungen 11-b bis
11-n wird weggelassen, in dem einfach in der Fig. 4 das
Symbol a der Schaltung 11'a durch das Symbol b bis n
ersetzt wurde.
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Wenn in der Zelle FET 1a infolge des Kurzschlusses, der
zwischen Gate und Source im Ein-Zustand der Treiberspannung
VB
erzeugt worden ist, ein Gate-Strom iG fließt, wird der
Thyristor NTHa infolge des Spannungsabfalls am Widerstand
Ra eingeschaltet, die Spannung an der Verbindung zwischen
der Sicherung Fa und dem Widerstand Ra wird gleich dem
Massepotential, so daß die Sicherung Fa infolge der Spannung,
die durch den Source-Folger 14a zugeführt wird, schmilzt.
Als Ergebnis wird die Zufuhr der Treiberspannung VG zur
Gateelektrode des Zell-FET 1a unterbrochen Daß der Strom iL,
der der externen Last zugeführt wird, unter dän Zell-FETs
1b bis 1n geteilt wird, nachdem die Schaltung 11-a auf
diese Art und Weise in einen unterbrochenen Zustand
gebracht worden ist, ist ähnlich wie bei dem Fall der
Schaltung gemäß Fig. 3. Bei der in der Fig. 4 gezeigten
Modifikation der Ausführungsform der vorliegenden Erfindung kann
der Gesamtschaltungsaufbau vereinfacht werden, da der Pegel
des Gatestroms durch den N-Gate-Thyristor detektiert wird,
und der geschmolzene Zustand der Halbleitersicherung
aufrechterhalten wird.
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Obwohl die Erfindung anhand einer spezifischen
Ausführungsform beschrieben worden ist, wird diese Beschreibung nicht
als im begrenzenden Sinn angesehen. Zahlreiche
Veränderungen und Modifikationen der offenbarten Ausführungsform sind
für den Fachmann unter Bezugnahme auf die Beschreibung der
Erfindung denkbar. Es wird daher davon ausgegangen, daß die
Erfindung mögliche Modifikationen oder Ausführungsformen,
die in den Schutzumfang der Erfindung wie in den
Patentansprüchen definiert, fallen, abdeckt.