DE60139063D1 - Verfahren zur Prüfung von Schaltungen in dem digitalen Entwurf - Google Patents

Verfahren zur Prüfung von Schaltungen in dem digitalen Entwurf

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    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking

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US5926622A (en) * 1997-03-18 1999-07-20 Lucent Technologies Inc. Efficient regression verification

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