DE60020794T2

DE60020794T2 - Verschlüsselungsschaltungsarchitektur zur gleichzeitigen Ausführung mehrerer Verschlüsselungsalgorithmen ohne Leistungseinbusse

Info

Publication number: DE60020794T2
Application number: DE60020794T
Authority: DE
Inventors: Patrick Le Quere
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1999-11-09
Filing date: 2000-11-06
Publication date: 2006-05-04
Anticipated expiration: 2020-11-07
Also published as: US20070223688A1; JP4138225B2; EP1100225A1; US7418598B1; JP2001211163A; FR2800952B1; EP1100225B1; DE60020794D1; FR2800952A1

Description

Die vorliegende Erfindung liegt im Bereich der Chiffrierung und betrifft insbesondere eine Architektur einer Chiffrierungsschaltung, die gleichzeitig verschiedene Arten von Chiffrierungsalgorithmen ausführt.
Diese Architektur ist durch eine Schaltung verwirklicht, die von einer PCI-Karte getragen wird, wobei PCI die angelsächsische Abkürzung für "Peripheral Component Interconnect" ist, und ermöglicht das parallele Ausführen von verschiedenen Chiffrierungsalgorithmen ohne Leistungsverlust auf einer Maschine (Server oder Station). Sie übt außerdem die Funktion eines Safes aus, in dem die geheimen Elemente (Schlüssel und Zertifikate), die für jede elektronische Chiffrierungsfunktion erforderlich sind, aufbewahrt sind.
Der gestiegene Leistungsbedarf in der Kryptographie, der mit jenem der Unantastbarkeit verbunden ist, hat dazu geführt, dass die Lieferanten von Sicherheitssystemen Hardwarelösungen in Form einer Zusatzkarte bevorzugen.
Eine solche Karte, gekoppelt mit einem Server, bildet das Sicherheits-Hardwareelement des Servers.
Es sind Ausführungen von Sicherheitsarchitekturen auf der Grundlage von ASIC-Komponenten bekannt, wobei ASIC die angelsächsische Abkürzung für "Application Specific Integrated Circuit" ist, die hohe Entwicklungskosten für eine Lösung erfordern, die sowohl auf Seiten des Entwicklers als auch auf Seiten des Anwenders starr bleibt.
Zum anderen gibt es heutzutage keine Architektur, die eine Gruppe von Algorithmen gleichzeitig mit einem für jeden unter diesen garantierten Durchsatz ausführen kann.
Das Dokument US-A-5 682 027 beschreibt ein System zum Ausführen von Transaktionen zwischen einem (oder mehreren) Host und einer tragbaren intelligenten Vorrichtung.
Die Erfindung hat insbesondere das Ziel, die oben genannten Nachteile zu beseitigen und den neuen Anforderungen des Marktes der Sicherheit zu begegnen.
Dazu hat die Erfindung eine Architektur einer Chiffrierungsschaltung zum Gegenstand, die gleichzeitig verschiedene Chiffrierungsalgorithmen verarbeitet, wobei die Schaltung mit einem Host-System, das in einer Datenverarbeitungsmaschine aufgenommen ist, gekoppelt werden kann.
Erfindungsgemäß umfasst die Schaltung:

– ein Eingangs/Ausgangs-Modul, das Datenaustauschvorgängen zwischen dem Host-System und der Schaltung über einen PCI-Bus dient,
– ein Chiffrierungsmodul, das mit dem Eingangs/Ausgangs-Modul gekoppelt ist und die Aufgabe hat, Chiffrierungs- und Dechiffrierungsoperationen sowie Operationen zum Speichern aller sensiblen Informationen der Schaltung auszuführen; und
– Isolationsmittel zwischen dem Eingangs/Ausgangs-Modul und dem Chiffrierungsmodul, die die sensiblen Informationen, die in dem Chiffrierungsmodul gespeichert sind, für das Host-System unzugänglich machen und die Parallelität der von dem Eingangs/Ausgangs-Modul und dem Chiffrierungsmodul ausgeführten Verarbeitungen sicherstellen.

Die Erfindung besitzt den ersten Vorteil, dass sie die schnelle Ausführung der Hauptchiffrierungsalgorithmen in zwei Parallelitätsebenen ermöglicht, einer ersten Parallelität auf der Ebene der durch das Eingangs/Ausgangs-Modul und das Chiffrierungsmodul ausgeführten Verarbeitungen und einer zweiten Parallelität in der Ausführung der verschiedenen Chiffrierungsalgorithmen.
Die Erfindung besitzt den weiteren Vorteil, dass sie sämtliche Verschlüsselungsbetriebsmittel, die dem System zur Verfügung stehen, für das Host-System unsichtbar macht und die gesicherte Speicherung von Geheimnissen wie etwa der Schlüssel und der Zertifikate gewährleistet. Die sensiblen Funktionen der Karte (Algorithmen und Schlüssel) sind alle in dem Chiffrierungsmodul angeordnet und von Seiten des PCI-Busses nicht zugänglich.
Die Erfindung besitzt außerdem den Vorteil, dass sie die Hardware- und Softwareimplementierungen von verschiedenen Chiffrierungsalgorithmen ohne Leistungsverlust nebeneinander bestehen lässt und dabei für jeden unter diesen die Durchsätze garantiert.
Sie besitzt zudem den Vorteil, durch die Wahl von Technikstandards mit Mikroprozessoren und programmierbarer Logik im Gegensatz zu herkömmlicheren Implementierungen auf der Grundlage von spezifischen Schaltungen (ASIC) entwicklungsfähig zu sein. Die Erfindung ermöglicht insbesondere das Ausführen von proprietären Algorithmen durch einfache Modifikation des Codes der Chiffrierungsprozessoren oder durch Laden einer neuen Konfigurationsdatei für die Chiffrierungsautomaten des Chiffrierungsmoduls.
Weitere Vorteile und Merkmale der vorliegenden Erfindung werden deutlich beim Lesen der folgenden Beschreibung, die unter Bezugnahme auf die beigefügte Figur, die den Blockschaltplan einer erfindungsgemäßen Architektur zeigt, erstellt worden ist.
Aus Gründen der Bequemlichkeit wird im Zuge der Beschreibung das Chiffrierungs/Dechiffrierungs-Modul als Chiffrierungsmodul bezeichnet.
Die Verbindungen zwischen Modulen, sofern sie nicht spezifiziert sind, sind sämtlich bidirektionale Verbindungsglieder.
Die erfindungsgemäße Chiffrierungsschaltung 1 baut auf zwei Hauptmodulen auf:

– einem Eingangs/Ausgangs-Modul 2, das Datenaustauschvorgängen zwischen den Chiffrierungsbetriebsmitteln und einem Host-System HS über einen PCI-Bus dient; und
– einem Chiffrierungsmodul 3, das die Aufgabe hat, Operationen zur Chiffrierung und Dechiffrierung sowie zur Speicherung von Geheimnissen auszuführen.

Diese beiden Module 2 und 3, die jeweils durch eine geschlossene strichpunktierte Linie abgegrenzt sind, führen über einen Dualport-Speicher DPR 4, der den Austausch von Daten und von Befehlen/Stati zwischen den beiden Modulen 2 und 3 ermöglicht, einen Dialog.
Eine durch das Chiffrierungsmodul 3 gesteuerte serielle Verbindung SL ermöglicht ferner das Eingeben von Basisschlüsseln über einen vom normalen Funktionspfad (PCI-Bus) unabhängigen gesicherten Pfad SP und erfüllt so die von der Norm FIPS140 aufgestellte Forderung.
Diese Verbindung SL ist mit der Karte 1 über ein EPLD-Modul 5 verbunden, wobei EPLD die angelsächsische Abkürzung für "Erasable Programmable Logic Device" ist, das zwischen das Eingangs/Ausgangs-Modul 2 und das Chiffrierungsmodul 3 geschaltet ist und die logische Kohärenz zwischen den Modulen sicherstellt.
Das Eingangs/Ausgangs-Modul 2 umfasst die folgenden Elemente:

– einen Mikrocontroller IOP 6, der in der Hauptseite aus einem Prozessor 6₁ und einer PCI-Schnittstelle 6₂ gebildet ist, die DMA-Kanäle einbindet, wobei DMA die angelsächsische Abkürzung für "Direct Memory Access" ist. Dies sind spezifische oder dem Prozessor eigens zugeteilte Kanäle, über die die Daten, die zwischen den mit dem Prozessor gekoppelten Speichern ausgetauscht werden, ohne die Betriebsmittel des Prozessors zu benutzen, verkehren;
– einen Flash-Speicher 7, der ein Speicher ist, der die gespeicherten Daten ohne Spannungsquelle aufbewahrt und dessen Speicherkapazität beispielsweise 512 Kilobyte beträgt; und
– einen SRAM-Speicher 8, wobei SRAM die angelsächsische Abkürzung für "Static Random Access Memory" ist, der ein Speicher ist, der eine Spannungsquelle benötigt, um die im Speicher gespeicherten Daten aufzubewahren und dessen Speicherkapazität beispielsweise 2 Megabyte beträgt.

Die Datentransfers zwischen dem Chiffrierungsmodul 3 und dem Host-System HS finden simultan mit den durch das Chiffrierungsmodul 3 ausgeführten Chiffrierungsoperationen statt und ermöglichen so das Optimieren der globalen Leistungen der Karte 1.
Der Flash-Speicher 7 enthält den Code des Prozessors des Mikrocontrollers IOP 6.
Beim Starten kopiert der Prozessor den Inhalt des Flash-Speichers 7 in den SRAM-Speicher 8; wobei der Code in diesem Speicher zugunsten einer höheren Leistung ausgeführt wird.
Der SRAM-Speicher 8 kann auch durch einen SDRAM-Speicher ersetzt sein, der ein schneller dynamischer Speicher ist, wobei SDRAM die angelsächsische Abkürzung für "Synchronous Dynamic RAM" ist.
Der Mikrocontroller IOP 6 kann das Management dieses Speichertyps ohne Leistungsverlust ausführen.
Die Wahl des Mikrocontrollers hängt grundsätzlich von den gewünschten Leistungszielen sowie vom Gesamtverbrauch der die Schaltung tragenden Karte, der im Allgemeinen auf 25 W begrenzt ist (PCI-Spezifikation), ab.
Der Dualport-Speicher DPR 4 verwirklicht die Isolation zwischen dem Eingangs/Ausgangs-Modul 2 und dem Chiffrierungsmodul 3 und macht so das Letztere für das Host-System HS unzugänglich.
Seine Speicherkapazität beträgt in dem beschriebenen Beispiel 64 Kilobyte. Er speichert die Daten, die dazu bestimmt sind, durch Chiffrierungsautomaten des Chiffrierungsmoduls 3 chiffriert oder dechiffriert zu werden, temporär.
Er ist in zwei Zonen unterteilt:

– eine Befehlszone von beispielsweise 4 Kilobyte, in die der Mikrocontroller IOP 6 die Befehlsblöcke für die Automaten schreibt; und
– eine Datenzone von beispielsweise 60 Kilobyte, die die zur Verarbeitung durch die Automaten bestimmten Daten enthält.

Das Chiffrierungsmodul 3 umfasst ein erstes und ein zweites Chiffrierungsuntermodul 3₁ und 3₂ , die jeweils durch eine geschlossene gestrichelte Linie abgegrenzt sind.
Das erste Untermodul 3₁ umfasst eine SCE-Komponente 9, wobei SCE die angelsächsische Abkürzung für "Symmetric Cipher Engine" ist, die der Verarbeitung der symmetrischen Chiffrierungsalgorithmen eigens zugeteilt und mit dem Dualport-Speicher 4 gekoppelt ist.
Das zweite Untermodul 3₂ ist der Verarbeitung der asymmetrischen Chiffrierungsalgorithmen eigens zugeteilt.
Es ist mit dem Bus des Dualport-Speichers 4 gekoppelt und umfasst einen internen Bus, der vom Bus des Dualport-Speichers 4 verschieden und getrennt ist.
Es umfasst ferner:

– einen oder zwei CIP-Prozessoren 10₁ , 10₂ , wobei CIP die angelsächsische Abkürzung für "Cipher Processor" ist;
– einen ACE-Prozessor 10₂ , wobei ACE die angelsächsische Abkürzung für "Asymmetric Cipher Processor" ist, der in einer Ausführungsvariante einen der beiden CIP-Chiffrierungsprozessoren 10₁ , 10₂ ersetzt;
– einen CMOS-Speicher 11 mit einer Speicherkapazität von beispielsweise 256 Kilobyte, der batteriegepuffert ist;
– einen Flash-PROM-Speicher 12 mit einer Speicherkapazität von beispielsweise 512 Kilobyte, wobei PROM die angelsächsische Abkürzung für "Programmable Read Only Memory" ist; und
– einen SRAM-Speicher 13 mit einer Speicherkapazität von beispielsweise 256 Kilobyte.

Wie in dem Blockschaltplan der Figur gezeigt ist, sind die SCE-Komponente 9 und der CMOS-Speicher 11 direkt mit dem Bus des Dualport-Speichers DPR 4 gekoppelt, während die CIP-Prozessoren 10₁ , 10₂ sowie der Flash-Speicher 12 und der SRAM-Speicher 13 mit einem Bus gekoppelt sind, der vom Bus des Dualport-Speichers DPR 4 verschieden und mittels eines Bus-Isolators 14, der auch als "Bus-Transceiver" bezeichnet wird, getrennt ist und in der Figur durch einen Block mit zwei entgegengesetzte Pfeile wiedergegeben ist.
Der Flash-PROM-Speicher 12, der am Bus der CIP-Prozessoren 10₁ , 10₂ liegt, enthält die von dem Chiffrierungsmodul 3 genutzte Softwaregruppe.
Die Funktion des SRAM-Speichers 13 ist eine doppelte:

– er ermöglicht zum einen die schnelle Ausführung des Codes der CIP-Prozessoren 10₁ , 10₂ ; der Code aus dem Flash-PROM-Speicher 12 wird beim Unterspannungsetzen in den Speicher kopiert;
– er ermöglicht zum anderen das temporäre Speichern der Daten während der Ausführung der Algorithmen.

Diese Besonderheit der Architektur garantiert die Unabhängigkeit der verschiedenen Chiffrierungsautomaten voneinander.
Der CIP-Prozessor 10₁ und der ACE-Prozessor 10₂ greifen beide auf den Dualport-Speicher DPR 4 zu, um die zu chiffrierenden Daten zu lesen oder zu schreiben, jedoch erfolgt die gesamte Verarbeitung der Algorithmen eigentlich in ihrem eigenen Speicherraum (dem internen Cache-Speicher und dem SRAM 13), ohne sich mir der SCE-Komponente 9 zu überlagern.
Die SCE-Komponente 9 bindet die verschiedenen symmetrischen Chiffrierungsautomaten (einen Automaten pro Algorithmus) des Typs DES, RC4 usw. sowie einen nicht gezeigten Zufallszahlengenerator ein.
Jeder Automat arbeitet unabhängig von den anderen und greift auf den Dualport-Speicher DPR 4 zu, um seinen Befehlsblock (der durch den Mikrocontroller IOP 6 eingetragen worden ist) zu lesen und die entsprechenden Daten zu verarbeiten.
Durch die so verwirklichte Parallelität der Verarbeitung kann selbst im Fall der simultanen Verwendung der Automaten für jeden Algorithmus ein optimaler Durchsatz gewährleistet werden.
Die einzige Beschränkung der Verarbeitung wird durch den Zugriff auf den Dualport-Speicher DPR 4 auferlegt, der für alle Automaten gemeinsam ist.
Der Durchlassbereich des Datenbusses zu diesem Speicher muss folglich größer als die Summe der Durchsätze aller Algorithmen sein, um deren Leistung nicht zu begrenzen.
Die SCE-Komponente 9 ist in einer programmierbaren Technologie, die auch unter der Bezeichnung FPGA, der angelsächsischen Abkürzung für "Field Programmable Gate Array", bekannt ist, verwirklicht und eine programmierbare Schaltung oder ein programmierbarer Chip, die bzw. der eine große Dichte an Verknüpfungsgliedern aufweist, was die gesamte erforderliche Flexibilität, um nach Bedarf neue Algorithmen und insbesondere proprietäre Algorithmen zu implementieren, mit sich bringt.
Die Konfigurationsdaten dieser Komponente sind in dem Flash-PROM-Speicher 12 enthalten und werden unter der Steuerung durch den CIP-Prozessor 10₁ beim Unterspannungsetzen in die SCE-Komponente 9 geladen.
Der CIP-Prozessor 10₁ implementiert die nicht implementierten Algorithmen gemäß einer bestimmten Programmiersoftware in die SCE-Komponente 9. Er implementiert außerdem die asymmetrischen Algorithmen des Typs RSA mit oder ohne Unterstützung durch den durch den ACE-Prozessor 10₂ implementierten Spezialautomaten.
Er trägt der Initialisierung von Sicherheitsparametern (Schlüsseln) über die serielle Verbindung SL Rechnung.
Die Verwendung eines Prozessors, der auf dieser Ebene arbeitet, garantiert optimale Leistungen bei der Ausführung der Algorithmen sowie eine große Flexibilität bei der Implementierung von zusätzlichen Algorithmen.
Dank dieses Prozessors können auch proprietäre Algorithmen über die serielle Verbindung SL ferngeladen werden.
Gemäß einer ersten Ausführungsform sind zwei CIP-Prozessoren 10₁ und 10₂ implementiert:
Der eine, 10₁ , ist für die Ausführung des RSA-Algorithmus erforderlich, während der andere, 10₂ , die noch nicht von der SCE-Komponente 9 unterstützten Algorithmen implementiert.
Gemäß einer zweiten Ausführungsform gibt es nur einen einzigen CIP-Prozessor 10₁ , dem ein ACE-Prozessor 10₂ , der einen der beiden CIP-Prozessoren 10₁ und 10₂ ersetzt, assistiert und die intensive Berechnung, die mit dem Protokoll des RSA-Algorithmus verknüpft ist, in programmierbarer Logik implementiert.
Alle erforderlichen Algorithmen sind in den Automaten der SCE-Komponente 9 in programmierbarer Logik implementiert.
Diese Komponente ist in der programmierbaren FPGA-Technologie ausgeführt.
Der CMOS-Speicher 11 enthält die Schlüssel und andere Geheimnisse der Karte 1. Er ist durch eine Batterie gepuffert und durch verschiedene bekannte Sicherheitsmechanismen SM 15, die im Fall von Anomalien als versuchtes Eindringen gewertet werden und seinen Inhalt löschen, geschützt.
Diese Anomalien sind beispielsweise bedingt durch:

– eine Erhöhung oder anormale Absenkung der Temperatur;
– eine Erhöhung oder anormale Absenkung der Versorgungsspannung;
– ein Herausnehmen der Karte;
– ein versuchtes physisches Eindringen (seitens der Karte oder des Host-Systems);
– usw.

Jedes der oben genannten Ereignisse löst ein Alarmsignal aus, das auf das Rücksetzen des CMOS-Speichers 11 auf null einwirkt.

Claims

Architektur einer Chiffrierungsschaltung (1), die gleichzeitig verschiedene Chiffrierungsalgorithmen verarbeitet, wobei die Schaltung mit einem Host-System (HS), das in einer Datenverarbeitungsmaschine aufgenommen ist, gekoppelt werden kann, dadurch gekennzeichnet, dass die Schaltung umfasst: – ein Eingangs/Ausgangs-Modul (2), das Datenaustauschvorgängen zwischen dem Host-System (HS) und der Schaltung (1) über einen dedizierten Bus (PCI) dient, – ein Chiffrierungsmodul (3), das mit dem Eingangs/Ausgangs-Modul (2) gekoppelt ist und die Aufgabe hat, Chiffrierungs- und Dechiffrierungsoperationen sowie Operationen zum Speichern aller sensiblen Informationen der Schaltung (1) auszuführen; und – Isolationsmittel (4) zwischen dem Eingangs/Ausgangs-Modul (2) und dem Chiffrierungsmodul (3), die die sensiblen Informationen, die in dem Chiffrierungsmodul (3) gespeichert sind, für das Host-System (HS) unzugänglich machen und die Parallelität der von dem Eingangs/Ausgangs-Modul (2) und dem Chiffrierungsmodul (3) ausgeführten Verarbeitungen sicherstellen.
Architektur nach Anspruch 1, dadurch gekennzeichnet, dass die Isolationsmittel der Schaltung (1) einen Dualport-Speicher (4) umfasst, der zwischen das Eingangs/Ausgangs-Modul (2) und das Chiffrierungsmodul (3) gekoppelt ist, seinen eigenen Bus enthält und zugleich den Austausch von Daten, von Befehlen und des jeweiligen Status zwischen den zwei Modulen (2 und 3) sowie die Isolation zwischen den zwei Modulen (2 und 3) gewährleistet.
Architektur nach einem der Ansprüche 1 und 2, dadurch gekennzeichnet, dass das Chiffrierungsmodul (3) umfasst: – ein erstes Chiffrierungsuntermodul (3₁ ), das für die Verarbeitung symmetrischer Chiffrierungsalgorithmen bestimmt ist und mit dem Bus des Dualport-Speichers (4) gekoppelt ist; – ein zweites Chiffrierungsuntermodul (3₂ ), das für die Verarbeitung asymmetrischer Chiffrierungsalgorithmen (4) bestimmt ist, mit dem Bus des Dualport-Speichers (4) gekoppelt ist und einen internen Bus aufweist, der von dem Bus des Dualport-Speichers (4) verschieden und hiervon getrennt ist; und – einen CMOS-Speicher (11), der über den Bus des Dualport-Speichers mit dem Dualport-Speicher (4) gekoppelt ist und die Chiffrierungsschlüssel enthält.
Architektur nach Anspruch 3, dadurch gekennzeichnet, dass das erste Chiffrierungsuntermodul (3₁ ) eine Verschlüsselungskomponente (9), die über den Bus des Speichers (4) mit dem Dualport-Speicher (4) gekoppelt ist und verschiedene Chiffrierungsautomaten enthält, die jeweils für die Verarbeitung der symmetrischen Chiffrierungsalgorithmen bestimmt sind, und dass das zweite Chiffrierungsuntermodul (3₂ ) wenigstens zwei Chiffrierungsprozessoren (10₁ und 10₂ ) enthält, die jeweils für die Verarbeitung der asymmetrischen Chiffrierungsalgorithmen bestimmt sind und über den internen Bus des zweiten Untermoduls (3₂ ), der von dem Bus des Dualport-Speichers durch einen Busisolator (14) getrennt ist, mit dem Verschlüsselungsmodul (9) gekoppelt sind.
Architektur nach Anspruch 4, dadurch gekennzeichnet, dass die zwei Prozessoren (10₁ und 10₂ ) des Chiffrierungsmoduls (3) vom Typ CIP sind.
Architektur nach Anspruch 4, dadurch gekennzeichnet, dass einer (10₁ ) der Chiffrierungsprozessoren (10₁ und 10₂ ) vom Typ CIP ist und dass der andere (10₂ ) vom Typ ACE ist.
Architektur nach Anspruch 6, dadurch gekennzeichnet, dass der Chiffrierungsprozessor (10₂ ) des Typs ACE in der programmierbaren FPGA-Technologie verwirklicht ist.
Architektur nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass das Verschlüsselungsmodul (9) vom Typ SCE ist.
Architektur nach Anspruch 8, dadurch gekennzeichnet, dass das Verschlüsselungsmodul (9) in der programmierbaren FPGA-Technologie verwirklicht ist.
Architektur nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, dass das zweite Verschlüsselungsuntermodul (3₂ ) außerdem einen Flash-PROM-Speicher (12) und einen SRAM-Speicher (13), die mit dem internen Bus des Untermoduls (3₂ ) gekoppelt sind, umfasst.
Architektur nach einem der Ansprüche 3 bis 10, dadurch gekennzeichnet, dass der CMOS-Speicher (11) durch Sicherheitsmechanismen (15) geschützt ist, die im Alarmfall die Rücksetzung des CMOS-Speichers (11) auf null auslösen.
Architektur nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass das Eingangs/Ausgangs-Modul (2) umfasst: – einen Mikrocontroller (6), der einen Eingangs/Ausgangs-Prozessor (6₁ ) und eine PCI-Schnittstelle (6₂ ) enthält, die die DMA-Kanäle integriert, die die Aufgabe haben, die Datenübertragungen zwischen dem Host-System (HS) und der Schaltung (1) auszuführen; – einen Flash-Speicher (7), der den Code des Eingangs/Ausgangs-Prozessors (6₁ ) enthält; und – einen SRAM-Speicher (8), der beim Hochfahren des Eingangs/Ausgangs-Prozessors (6₁ ) eine Kopie des Inhalts des Flash-Speichers (7) empfängt.
Architektur nach einem der vorhergehenden Ansprüche, die eine serielle Verbindung (SL) umfasst, die ermöglicht, die Basisschlüssel durch einen gesicherten Weg vom PCI-Bus unabhängig zu machen, dadurch gekennzeichnet, dass die Verbindung durch das Chiffrierungsmodul (3) gesteuert wird.
Architektur nach Anspruch 13, dadurch gekennzeichnet, dass die serielle Verbindung (SL) das Fernladen von proprietären Algorithmen in das erste Chiffrierungsuntermodul (3₁ ) ermöglicht.