DE4420710C2 - Private automatische Nebenstellenanlage für ISDN - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine private automatische Nebenstellenanlage (im folgenden mit PABX bezeichnet) für ein ISDN-Netz (im folgenden als ISDN bezeichnet) und insbesondere auf einen Primäranschluß (im folgenden als PRI bezeichnet) für die PABX.

Zur Zeit wird ein digitales Kommunikationssystem allgemein als eines für Nordamerika oder Europa klassifiziert. Das di­ gitale Kommunikationssystem für Europa sieht eine Basisge­ schwindigkeit von 64 Kbps für ISDN vor und führt Übertra­ gungscodierung unter Verwendung von einem High Density Bipo­ lar-Code vom Grad 3 (im folgenden als HDB3 bezeichnet) durch, um so die Fehlerwahrscheinlichkeit zu minimieren. Um eine PABX in dem ISDN obiger Art zu implementieren, ist eine digitale Hauptleitungsschnittstelle für einen PRI-Kanal er­ forderlich.

Als Beispiel für die ISDN-Technik ist eine Leitungsvermitt­ lung für ein ISDN-Datenübertragungssystem in der japanischen Offenlegungsschrift Nr. Heisei 4-290032 beschrieben und als Blockdiagramm in der dortigen Fig. 1 dargestellt. Wie in Fig. 1 dargestellt, umfaßt die Leitungsvermittlung für das ISDN-Datenübertragungssystem eine Schnittstellenvermittlung 6a mit einem Anschluß 61a und eine Schnittstellenvermittlung 6b mit einem Anschluß 61b. Der Anschluß 61a der Schnittstel­ lenvermittlung 6a sorgt dafür, daß bei Leitungsstörungen eine Terminalsteuerung 7 oder ein Terminalknoten 8a auf ein ISDN 2 geschaltet wird. Der Anschluß 61b der Schnittstellen­ vermittlung 6b sorgt dafür, daß bei Leitungsstörungen ein Terminalknoten 8b auf das ISDN 2 geschaltet wird. Die obenge­ nannte konventionelle Leitungsvermittlung eignet sich für das Ausweichen bei Leitungsstörung, hat jedoch den Nachteil, daß sie keine direkte Verbindung zwischen Teilnehmern her­ stellt.

Aufgrund des obigen Problems wurde die vorliegende Erfindung entwickelt, und es ist Aufgabe der Erfindung, eine PABX für ein ISDN zu schaffen, bei welcher eine PRI-Vorrichtung eine vom Teilnehmer gewünschte Nummer einer Teilnehmerschnitt­ stelle anwählt und eine direkte Verbindung mit der Teilneh­ merschnittstelle der gewählten Nummer in einem digitalen Kommunikationssystem für Europa mit einer ISDN-Basisge­ schwindigkeit von 64 Kbps herstellt sowie Übertragungsco­ dierung nach HDB3 vornimmt und ein Datenverteilungsschalter unterteilt ist in einen Datenverteiler und einen Datenschal­ ter, um die Last zu verringern, wobei die PRI-Vorrichtung eine Rahmenstruktur von 32 Kanälen und Ebene-1-, Ebene-2-, Ebene-3- und Betriebssystemsoftware hat, um die Telefonfunk­ tion eines Teilnehmers über die Schnittstelle mit dem Daten­ verteiler und dem Datenschalter zu übernehmen, wobei die PRI-Vorrichtung eine Hauptleitungsschnittstelle aufweist, die als 2048 Kbps-Schnittstelle zwischen der PABX und einer Zentralstelle dient.

Die obige Aufgabe kann erfindungsgemäß gelöst werden durch Schaffung einer privaten automatischen Neben­ stellenanlage für ein ISDN-Netz, das eine Hauptstelle um­ faßt, die eine erste Teilnehmerschnittstelle, die mit einer Gruppe von Teilnehmern als Basisanschluß verbunden ist, einen ersten Primäranschluß, der mit einem ISDN-Knoten als Primäranschluß verbunden ist, einen Datenschalter, der mit der ersten Teilnehmerschnittstelle und dem ersten Primäran­ schluß verbunden ist, um den Schaltbetrieb vorzunehmen und systemsynchrone Taktsignale von 4 Mhz, 2 Mhz und 8 kHz zu erzeugen, einen ersten Datenverteiler für das Multiplexen von Signalen von der besagten ersten Teilnehmerschnittstelle und dem besagten ersten Primäranschluß in der Hauptstelle und für die Übertragung der Multiplexsignale an den besagten Datenschalter, eine Hauptsteuerung für die System-Admini­ stration/Wartungsfunktionen und einen Personal Computer umfaßt, der mit der Hauptsteuerung verbunden ist, um Über­ tragung und Verarbeitung von Daten, die die System-Admini­ stration / Wartungsfunktionen betreffen, durchzuführen, wo­ bei der erste Primäranschluß eine Rahmenstruktur von 32 Kanälen und Ebene-1-, Ebene-2-, Ebene-3- und Betriebssy­ stemsoftware hat, um die Telefonfunktion des Teilnehmers durch Kommunikation mit dem besagten ersten Datenverteiler und besagten Datenschalter zu übernehmen; und das eine Ne­ benstelle umfaßt, die eine zweite Teilnehmerschnittstelle, die mit der Gruppe von Teilnehmern als Basisschnittstelle verbunden ist, einen zweiten Primäranschluß, der mit der ISDN-Vermittlung als Primäranschluß verbunden ist, und einen zweiten Datenverteiler zum Multiplexen der Signale von der besagten zweiten Teilnehmerschnittstelle und dem besagten zweiten Primäranschluß in der Nebenstelle und zur Übertra­ gung der Multiplexsignale an den besagten Datenschalter in der besagten Hauptstelle umfaßt, wobei der besagte Primär­ anschluß die Rahmenstruktur von 32 Kanälen und Ebene-1-, Ebene-2-, Ebene-3- sowie Betriebssystemsoftware hat, um die Telefonfunktion des Teilnehmers durch Kommunikation mit dem besagten zweiten Datenverteiler und dem besagten Datenschal­ ter in der besagten Hauptstelle zu übernehmen.

In Übereinstimmung mit einem Hauptmerkmal der vorliegenden Erfindung enthält jeder der besagten ersten und zweiten Pri­ märanschlüsse eine Prozessorsteuerung zur Steuerung des ge­ samten Systemablaufes; eine Hauptleitungsschnittstelle für den Empfang eines HDB3-Signals, Umcodierung des empfangenen HDB3-Signals in ein AMI-Signal, Umcodierung des AMI-Signals in das HDB3-Signal und Ausgabe des codierten HDB3-Signals, wobei die besagte Hauptleitungsschnittstelle einen Referenz­ takt aus dem HDB3-Signal ableitet und den abgeleiteten Refe­ renztakt an den besagten Datenschalter ausgibt, wodurch es dessen Synchrongenerator ermöglicht wird, systemsynchrone Taktsignale von 4 MHz, 2 MHz und 8 MHz zu erzeugen; eine Telekommunikationsserienbus-Parallelzugriffsvorrichtung, die mit der besagten Prozessorsteuerung über einen Systemparal­ lelbus und mit der besagten Hauptleitungsschnittstelle über einen Telekommunikationsserienbus verbunden ist, um Steuer­ information und Statusinformation zwischen der besagten Pro­ zessorsteuerung und der besagten Hauptleitungsschnittstelle zu übertragen; eine Hauptleitungsschnittstellen-Anpassungs­ vorrichtung, die mit der besagten Hauptleitungsschnittstelle wie ein Primäranschluß verbunden ist, um die Eingangs/Aus­ gangsimpedanzen des HDB3-Signals anzupassen und einen Di­ stanzvorgabeprozeß sowie einen HDB3-Signaljitterzulässig­ keitsprozeß durchzuführen; eine Hochleistungsdatenverbin­ dungssteuerung, die mit der besagten Prozessorsteuerung über den Systemparallelbus und mit der besagten Hauptleitungs­ schnittstelle über den Telekommunikationsserienbus verbunden ist, wobei die Hochleistungsdatenverbindungssteuerung durch die besagte Prozessorsteuerung gesteuert wird, so daß sie die Signaldaten eines 17. der 32 Kanäle der besagten Haupt­ leitungsschnittstelle empfängt, die empfangenen Signaldaten in einem vorgegebenen Format verarbeitet und die verarbeite­ ten Signaldaten an den besagten ersten oder zweiten Daten­ verteiler ausgibt, wobei die besagte Hochleistungsdatenver­ bindungssteuerung auch von der besagten Prozessorsteuerung gesteuert wird, so daß sie Signaldaten eines Hochleistungs­ datenverbindungssteuerungsformats von dem ersten oder zwei­ ten Datenverteiler empfängt und die empfangenen Signaldaten an die besagte Hauptleitungsschnittstelle ausgibt; einen Zweitorspeicher, der mit der besagten Prozessorsteuerung über den Systemparallelbus verbunden ist, wobei der Zwei­ torspeicher unter der Steuerung der besagten Prozessor­ steuerung betrieben wird, um verarbeitete Signaldaten von der Hochleistungsdatenverbindungssteuerung an den ersten oder zweiten Datenverteiler zu übertragen und die Signalda­ ten von dem besagten ersten oder zweiten Datenverteiler an die Hochleistungsdatenverbindungssteuerung zu übertragen; und eine Systemstatusüberwachung, die mit der Prozessor­ steuerung verbunden ist, um den Systemstatus unter Steuerung der besagten Prozessorsteuerung zu überwachen.

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden im einzelnen im folgenden beschrieben, wobei Bezug genommen wird auf die beigefügten Zeichnungen, von denen:

Fig. 1 ein Blockdiagramm einer konventionellen Leitungsver­ mittlung für ISDN-Übertragungssysteme zeigt; die

Fig. 2A und 2B Blockdiagramme von Haupt- und Nebenstel­ len einer erfindungsgemäßen PABX für ISDN zeigen;

Fig. 3 ein Blockdiagramm einer PRI-Schnittstelle nach Fig. 2A und 2B zeigt;

Fig. 4 Einzelheiten im Blockdiagramm eines Parallelzugriffes auf einen Telekommunikationsserienbus der PRI-Schnittstelle in Fig. 3 zeigt;

Fig. 5 Einzelheiten des Blockdiagramms einer 2048 Kbps Hauptleitungsschnittstelle der PRI-Schnittstelle in Fig. 3 zeigt; und

Fig. 6 Einzelheiten des Blockdiagrammes der Hochleistungsda­ tenverbindungssteuerung der PRI-Schnittstelle in Fig. 3 zeigt.

In den Fig. 2A und 2B sind Blockdiagramme der erfindungsge­ mäßen Haupt- und Nebenstellen einer PABX für ISDN gezeigt. Die Hauptstelle in Fig. 2A umfaßt eine Teilnehmerschnitt­ stelle 100, die mit einer Gruppe von Teilnehmern als Basis­ anschluß (im folgenden mit PRI bezeichnet) verbunden ist, und eine PRI-Vorrichtung 600, die mit einem ISDN-Knoten ver­ bunden ist. Die PRI-Vorrichtung 600 hat eine Block- bzw. Rahmenstruktur von 32 Kanälen und Ebene-1-, Ebene-2-, Ebene- 3- sowie Betriebssystemsoftware, um die Telefonfunktion des Teilnehmers durch Kommunikation mit dem Datenverteiler 200 und dem Datenschalter 300 zu übernehmen.

Der Datenverteiler 200 sorgt dafür, daß Signale von der Teilnehmerschnittstelle 100 und der PRI-Vorrichtung 600 in der Hauptstelle gemultiplext und die gemultiplexten Signale an den Datenschalter 300 übertragen werden.

Der Datenschalter 300 ist mit der Teilnehmerschnittstelle 100 und der PRI-Vorrichtung 600 verbunden, um die Schal­ tungsfunktion zu übernehmen. Außerdem erzeugt der Daten­ schalter 300 systemsynchrone Taktsignale von 4 MHz, 2 MHz und 8 kHz.

Außerdem umfaßt die Hauptstelle die Hauptsteuerung 400 für die Systemadministration/Wartungsfunktionen sowie einen Personal Computer 500, der mit der Hauptsteuerung 400 ver­ bunden ist, um Übertragung und Verarbeitung von Daten durch­ zuführen, die die Systemadministration/Wartungsfunktionen betreffen.

Die in Fig. 2B gezeigte Nebenstelle umfaßt eine Teilnehmer­ schnittstelle 101, die mit einer Gruppe von Teilnehmern in BRI-Manier verbunden ist, und eine PRI-Vorrichtung 601, die mit dem ISDN-Knoten in PRI-Manier verbunden ist. Die PRI- Vorrichtung 601 hat die Rahmenstruktur von 32 Kanälen und die Ebene-1-, Ebene-2-, Ebene-3- sowie Betriebssystemsoft­ ware, um die Telefonfunktion für den Teilnehmer durch Kommu­ nikation mit dem Datenverteiler 201 und dem Datenschalter 300 zu übernehmen.

Der Datenverteiler 201 sorgt dafür, daß Signale von der Teilnehmerschnittstelle 101 und der PRI-Vorrichtung 601 in der Nebenstelle gemultiplext werden und die gemultiplexten Signale an den Datenschalter 300 übertragen werden.

In Fig. 3 ist ein Blockdiagramm der PRI-Vorrichtung 600 und 601 in der Haupt- und den Nebenstellen gezeigt. Wie aus der Zeichnung hervorgeht, umfaßt jede PRI-Vorrichtung eine Pro­ zessorsteuerung 610, einen parallelen Zugriff 620 auf einen seriellen Telekommunikationsbus (im folgenden als ST-BUS bezeichnet), eine 2048 Kbps-Hauptleitungsschnittstelle 630, eine 2048 Kbps-Hauptleitungsschnittstellenanpassung 690, eine Systemstatusüberwachung 650, einen Zweitor-RAM 660 so­ wie eine Hochleistungsdatenverbindungssteuerung (im folgen­ den als HDLC bezeichnet) 670.

Die Prozessorsteuerung 610 steuert den gesamten Systembe­ trieb.

Die ST-BUS-Parallelzugriffsvorrichtung 620 ist mit der Pro­ zessorsteuerung 610 über einen Systemparallelbus und mit der 2048 Kbps-Hauptleitungsschnittstelle 630 über einen ST-BUS verbunden, um Steuerinformation und Statusinformation zwi­ schen der Prozessorsteuerung 610 und der 2048 Kbps-Hauptlei­ tungsschnittstelle 630 zu übertragen.

Die 2048 Kbps-Hauptleitungsschnittstelle 630 ist mit der ST- BUS-Parallelzugriffsvorrichtung 620 durch den ST-BUS und mit der 2048 Kbps-Hauptleitungsschnittstellenanpassung 690 in PRI-Manier verbunden. Die 2048 Kbps-Hauptleitungsschnitt­ stelle 630 empfängt ein HDB3-Signal von der 2048 Kbps-Haupt­ leitungsschnittstellenanpassung 690, codiert das empfangene HDB3-Signal in ein Alternate Mark Inversion Signal (im fol­ genden als AMI bezeichnet), codiert das AMI-Signal in das HDB3-Signal und gibt das codierte HDB3-Signal aus an die 2048 Kbps-Hauptleitungsschnittstellenanpassung 690. Außerdem extrahiert die 2048 Kbps-Hauptleitungsschnittstelle 630 einen Referenztakt E8Ko aus dem HDB3-Signal und gibt den extrahierten Referenztakt E8Ko an den Datenschalter 300 aus, wodurch dessen Synchronsignalgenerator die systemsynchronen Takte von 4 MHz, 2 MHz und 8 kHz erzeugen kann.

Die 2048 Kbps-Hauptleitungsschnittstellenanpassung 690 ist mit der 2048 Kbps-Hauptleitungsschnittstelle 630 in PRI-Ma­ nier verbunden. Die 2048 Kbps-Hauptleitungsschnittstellenan­ passungsvorrichtung 690 paßt die Eingangs/Ausgangsimpe­ danzen des HDB3-Signals an und führt einen Distanzvorgabe­ prozeß und einen Signaljitterzulässigkeitsprozeß für das HDB3-Signal durch.

Die HDLC-Vorrichtung 670 ist mit der Prozessorsteuerung 610 über den Systemparallelbus und mit der 2048 Kbps-Hauptlei­ tungsschnittstelle 630 über den ST-BUS verbunden. Unter Überwachung durch die Prozessorsteuerung 610 empfängt die HDLC-Vorrichtung 670 Signaldaten des 17. der 32 Kanäle über die 2048 Kbps-Hauptleitungsschnittstelle 630, verarbeitet die empfangenen Signaldaten in vorgegebenem Format und gibt die verarbeiteten Signaldaten an den Datenverteiler 200 oder 201 über den Zweitor-RAM 660 aus. Unter der Kontrolle der Prozessorsteuerung 610 empfängt außerdem die HDLC-Vorrich­ tung Signaldaten in einem HDLC-Format von dem Datenverteiler 200 oder 201 über den Zweitor-RAM 660 und gibt die empfange­ nen Signaldaten an die 2048 Kbps-Hauptleitungsschnittstelle 630 aus.

Der Zweitor-RAM 660 ist mit der Prozessorsteuerung 610 über den Systemparallelbus verbunden. Unter der Kontrolle der Prozessorsteuerung 610 arbeitet der Zweitor-RAM 660 als Da­ tenpuffer für die Übertragung der verarbeiteten Signaldaten von der HDLC-Vorrichtung 670 an die Datenverteilung 200 oder 201 und die Übertragung der Signaldaten von dem Datenver­ teiler 200 oder 201 an die HDLC-Vorrichtung 670.

Die Systemstatusüberwachungsvorrichtung 650 ist mit der Pro­ zessorsteuerung 610 verbunden, um unter der Kontrolle der Prozessorsteuerung 610 den Systemstatus zu überwachen.

Bei einer bevorzugten Ausführungsform der vorliegenden Er­ findung kann die Prozessorsteuerung 610 mit einem MC68302 16-Bit-Prozessor von MOTOROLA aufgebaut werden, der einen Prozessor der 68000-Serie, drei serielle Kommunikations­ kanäle und einen Kommunikationsprozessor enthält. Die Pro­ zessorsteuerung 610 kann außerdem einen ROM für die Ab­ speicherung einer Ebene-1-Hardware-Steuersoftware, einer Ebene-2-Datenübertragungssoftware, einer Ebene-3-Netzsoft­ ware und einer Betriebssystemsoftware sowie einen Lese-/ Schreibspeicher (RWM) für die temporäre Abspeicherung von Information umfassen. Darüber hinaus kann die Prozessor­ steuerung 610 eine Logikschaltung für das Anwählen periphe­ rer Einrichtungen und eine System-Reset-Schaltung mit einer Reset-Zeit von 100 ms oder mehr für den MC68302 16-Bit-Pro­ zessor unter Verwendung eines 555-Timers enthalten.

Die 2048 Kbps-Hauptleitungsschnittstelle 630 ist direkt mit einem Zentralknoten oder einer anderen PABX verbunden. Ent­ sprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung kann die 2048 Kbps-Hauptleitungsschnittstelle 630 mit einer MH89790-Hybridschaltung von MITEL aufgebaut werden (CEPT PCM30/CRC-4 FRAMER & INTERFACE). Die 2048 Kbps-Haupt­ leitungsschnittstelle 630 umfaßt eine Eingabestufe 632 für die Umwandlung eines eingelesenen Signals in einem unipola­ ren Signalextraktionsprozeß, in ein non return to zero (NRZ) Signal, welches in der 2048 Kbps-Hauptleitungsschnittstelle 630 verarbeitet werden soll, was später im einzelnen erläu­ tert wird. Die 2048 Kbps-Hauptleitungsschnittstelle 630 se­ pariert Daten und den Referenztakt E8Ko von dem konvertier­ ten NRZ-Signal und gibt den separierten Referenztakt E8Ko an den Synchronsignalgenerator des Datenschalters 300 aus. Als Folge des Referendares E8Ko erzeugt der Synchronsignalgene­ rator des Datenschalters 300 systemsynchronen Takt von 4 MHz, 2 MHz und 8 kHz. Außerdem gibt die 2048 Kbps-Hauptlei­ tungsschnittstelle 630 die separierten Daten an die HDLC- Vorrichtung 670 über einen Informationsdatenanschluß DATA SERIAL TELECOMMUNICATON 1 (DST1) und den ST-BUS aus. Die 2048 Kbps-Hauptleitungsschnittstelle 630 überträgt bei Kom­ munikation mit einer höheren Ebene die separierten Daten über den Informationsdatenanschluß DST1 an die Schaltervor­ richtung 300.

Außerdem führt die 2048 Kbps-Hauptleitungsschnittstelle 630 die Datenübertragung in umgekehrter Richtung zum Daten­ empfang aus. Ein voller Übertragungsblock an den Zentral­ knoten besteht aus Datenkanälen von dem Datenschalter 300 und einem Signalkanal von der HDLC-Vorrichtung 670. Entspre­ chend einer bevorzugten Ausführungsform der vorliegenden Er­ findung extrahiert die 2048 Kbps-Hauptleitungsschnittstelle 630 den Referenzteil E8Ko von 8 kHz aus den empfangenen Da­ ten und gibt den extrahierten Referenztakt E8Ko an den Da­ tenschalter 300 aus, wodurch es dessen Synchronsignalgenera­ tor ermöglicht wird, einen systemsynchronen Takt von 4 MHz, 2 MHz und 8 kHz für die Gesamtsystemsynchronisation zu gene­ rieren. Darüber hinaus kann entsprechend einer bevorzugten Ausführungsform der vorliegenden Erfindung die PABX einen Datenschalter 300 und vier PRI-Vorrichtungen 600 oder 601 für die Steuerung der Gesamtsystemsynchronisation umfassen. Der Datenschalter 300 kann eine Wahlschaltung zum Auswählen eines der Referenztakte E8Ko von den vier PRI-Vorrichtungen 600 oder 601 und die Ausgabe des ausgewählten Referenztaktes E8Ko an den Synchronsignalgenerator umfassen. Darüber hinaus kann entsprechend der bevorzugten Ausführungsform der Erfin­ dung das System taktabhängig betrieben werden, wenn die PABX mit dem Zentralknoten verbunden ist.

Die folgende Tabelle 1 zeigt die Blockstruktur. Ein Mehr­ fachblock besteht aus 16 Blöcken, von denen jeder 32 Kanäle hat. Jeder der 32 Kanäle hat eine Größe von 8 Bit. In jedem der 16 Blöcke werden die Kanäle 1-15 und 17-31 als Da­ tenkanäle verwendet, der Kanal 0 wird als Synchronkanal und der Kanal 16 als Signalkanal verwendet.

Tabelle 1

Die 2048 Kbps-Hauptleitungsschnittstelle 630 wird normaler­ weise auf die oben beschriebene Art betrieben, d. h. unter der Kontrolle der Prozessorsteuerung 610. Da die 2048 Kbps- Hauptleitungsschnittstelle 630 über den ST-BUS gesteuert wird, ist die ST-BUS-Parallelzugriffsvorrichtung 620 erfor­ derlich, um ein paralleles Systemsignal von der Prozessor­ steuerung 610 in ein serielles Telekommunikationsbussignal umzuwandeln. Bei einer bevorzugten Ausführungsform der vor­ liegenden Erfindung ist die ST-BUS-Parallelzugriffsvor­ richtung 620 eine MT8920-Schaltung von MITEL. Die ST-BUS- Parallelzugriffsvorrichtung 620 hat drei Betriebsmoden, von denen eine ein Mikroprozessormodus mit freiem Zugriff auf die 32-Kanalinformation über ihre internen Zweitor-RAMs und mit Erzeugung eines Interrupt-abhängigen Systemstatussignals ist. Außerdem enthält die ST-BUS-Parallelzugriffsvorrichtung 620 zwei Kontrollregister, wobei in einem von denen ein Kon­ trollbit für eine Interrupt-Funktion, ein 24/32-Kanal-Wahl­ bit und ein Adreß-Erweiterungsbit gespeichert ist.

Entsprechend der vorliegenden Erfindung fordert die ST-BUS- Parallelzugriffsvorrichtung 620 aufgrund der Statusinforma­ tion von einem Kontrolldatenanschluß CST3 der 2048 Kbps- Hauptleitungsschnittstelle 630 die Prozessorsteuerung 610 auf, den Interrupt zu erzeugen oder die Systemstatusüberwa­ chungsvorrichtung 650 anzuweisen, Alarm zu geben. In der ST- BUS-Parallelzugriffsvorrichtung 620 entsprechen die Byte-An­ ordnungen des Zweitor-RAM 622 bis 624 Zeitabschnitten auf dem seriellen Telekommunikationsbus. Folglich können ge­ wünschte Werte frei in die Register geschrieben werden.

Die folgende Tabelle 2 zeigt die Zeitabschnitte.

Tabelle 2

NDBD, NDBC, NDBB und NDBA: Wenn diese Bits "1" sind, findet kein Entprellen (debouncing) bezüglich der empfangenen A-, B-, C- und D-Signalbits statt, während bei "0" Entprellen in 6 ms und 8 ms bezüglich solcher Bits stattfindet.

CCS: Wenn dieses Bit auf "1" gesetzt ist, wird ein Zeitab­ schnitt 16 von einem Informationsdateneingangsanschluß DSTi aktiviert, um allgemeine Signalinformation auszugeben, und Information, die über eine CEPT-Leitung gesendet wurde, wird über den Kanal 16 eines Informationsdatenausgangsanschlusses DSTo ausgegeben.

8K SEL: Dieses Bit wird über die 2048 Kbps-Hauptleitungs­ schnittstelle 630 ausgegeben, um die 8 kHz-Taktinformation, die über die CEPT-Leitung gesendet wurde, an die Datenschal­ tung 300 zur Systemsynchronisation zu übertragen.

TXAIS: Wenn dieses Bit auf "1" ist, werden die Werte aller über die CEPT-Leitung gesendeten 32 Kanäle "1".

T16AIS: Wenn dieses Bit auf "1" gesetzt ist, werden die Wer­ te des über die CEPT-Leitung gesendeten 17. Kanals "1".

XCTL: Dieses Bit kann einen XCTL-Pin der 2048 Kbps-Hauptlei­ tungsschnittstelle 630 softwaremäßig schalten.

NFAF: Dieses Bit wird auf "1" gesetzt zur Unterscheidung zwischen einem Blockausrichtungssignal und einem anderen Si­ gnal.

ARM: Dieses Bit wird auf "1" gesetzt, um dem Zentralknoten einen Alarmzustand mitzuteilen.

SiMUX: Wenn dieses Bit auf "1" gesetzt ist, wird das Resul­ tat von SMFT CRC in dem Si1-Bit des 13. Blocks reflektiert und das Resultat von SMFIT CRC wird in dem Si2-Bit des 15. Blocks wiedergegeben.

RMLOOP: Wenn dieses Bit auf "1" gesetzt ist, so werden RxA und RxB, die von der Empfängervorrichtung 632 an eine CEPT- Verbindungsschnittstelle 631 übertragen wurden, direkt an TxA und TxB gleitet.

/HDB3en: Wenn dieses Bit auf aktiv niedrig ist, wird die HDB3-Übertragungscodierung freigegeben.

Maint: Wenn dieses Bit "1" ist, wird wiederholt, falls ein CRC-Mehrfachblock nicht innerhalb von 8 ms zur Blocksynchro­ nisation gelangt oder wenigstens 914 CRC-Fehler innerhalb 1 s auftreten.

CRCen: Wenn dieses Bit auf "1" ist, wird ein CRC-Prozeß bei den Übertragungsdaten durchgeführt.

DGLOOP: Wenn dieses Bit "1" ist, werden die Übertragungsda­ ten von DSTi auf DSTo umgelenkt.

ReFR: Eine neue Blockpolitik wird beim Übergang von "1" auf "0" abgetastet.

In Fig. 4 ist ein Blockdiagramm der ST-BUS-Parallelzugriffs­ vorrichtung 620 der PRI-Schnittstelle 600 oder 601 in Fig. 3 in ihren Einzelheiten dargestellt. Wie in dieser Zeichnung gezeigt, umfaßt die ST-BUS-Parallelzugriffsvorrichtung 620 eine Prozessorschnittstelle 621, die Zweitor-RAMs 622 - 624, Parallelseriellkonverter 625 und 627, Seriellparallelkonver­ ter 626 und einen Adreßgenerator 628.

Die Prozessorschnittstelle 621 dient zur Kommunikation mit der Prozessorsteuerung 610.

Der erste Zweitor-RAM 622 ist mit der Prozessorschnittstelle 621 über Adreß- und Datenbus verbunden, um ein erstes Haupt­ leitungssteuersignal auszugeben.

Der zweite Zweitor-RAM 623 ist mit der Prozessorschnitt­ stelle 621 und dem ersten Zweitor-RAM 622 über Adreß-und Da­ tenbus verbunden, um ein zweites Hauptleitungssteuersignal zu empfangen.

Der dritte Zweitor-RAM 624 ist mit der Prozessorschnitt­ stelle 621 und dem ersten und zweiten Zweitor-RAM 622 und 623 über Adreß- und Datenbus verbunden, um ein drittes Hauptleitungssteuersignal auszugeben.

Der erste Parallelseriellkonverter 625 ist mit dem ersten Zweitor-RAM 622 über den Datenbus verbunden, um das erste Hauptleitungssteuersignal von dem ersten Zweitor-RAM 622 in eine serielle Folge umzuwandeln und die konvertierte seri­ elle Folge an die 2048 Kbps-Hauptleitungsschnittstelle 630 über einen Steuerdatenanschluß CST1 auszugeben.

Der Seriellparallelkonverter 626 ist mit dem zweiten Zwei­ tor-RAM 623 über den Datenbus verbunden, um eine serielle Folge von der 2048 Kbps-Hauptleitungsschnittstelle 630 über den Steuerdatenanschluß CST3 einzulesen, die empfangene se­ rielle Folge in das zweite Hauptleitungssteuersignal und ein Statussignal umzuwandeln und das konvertierte zweite Haupt­ leitungssteuersignal und Statussignal an den zweiten Zwei­ tor-RAM 623 auszugeben.

Der zweite Parallelseriellkonverter 627 ist mit dem zweiten Zweitor-RAM 623 über den Datenbus verbunden, um das dritte Hauptleitungssteuersignal von dem zweiten Zweitor-RAM 622 in eine serielle Folge umzuwandeln und die konvertierte seri­ elle Folge über einen Steuerdatenanschluß CST2 an die 2048 Kbps-Hauptleitungsschnittstelle 630 auszugeben.

Der Adreßgenerator 628 erzeugt synchron zum Systemtakt von 8 kHz und 4 MHz Adressen und gibt die erzeugten Adressen an den ersten bis dritten Zweitor-RAM 622 bis 624 sowie an die Prozessorschnittstelle 621 über den Adreßbus aus.

In der ST-BUS-Parallelzugriffsvorrichtung 620 werden die drei seriellen Ströme zu dem Parallelsystembus der Prozes­ sorsteuerung 610 durch den 32 Bit-Zweitor-RAM 622-624 verbunden. Die Adreßerzeugungsvorrichtung 628 erzeugt die Adressen entsprechend der 32 Kanäle, wodurch es der Prozes­ sorsteuerung 610 ermöglicht wird, die Kanäle auf dem ST-BUS zu steuern. Wenn auf der anderen Seite simultan auf die Zweitor-RAMs 622 bis 624 zugegriffen wird, kommt es zu einem Konflikt. Um diesen zu vermeiden, führt die Prozessor­ schnittstelle 621 einen Handshake-Prozeß aufgrund eines Da­ ten-Strobe-Signals DS und eines Datenübertragungs-Acknow­ ledge-Signals DTACK aus.

In Fig. 5 ist ein Blockdiagramm der 2048 Kbps-Hauptleitungs­ schnittstelle 630 der PRI-Schnittstelle 600 oder 601 in Fig. 3 in seinen Einzelheiten gezeigt. Wie dieser Zeichnung zu entnehmen ist, umfaßt die 2048 Kbps-Hauptleitungsschnitt­ stelle 630 die CEPT-Verbindungsschnittstelle 631, die Emp­ fangsstufe 632, die Sendestufe 633, einen flexiblen Puffer 634, ein Dämpfungs-ROM 635, eine serielle Steuerschnitt­ stelle 637, Datenschnittstelle 636, Steuerlogik 638, ein Si­ gnal-RAM 639, einen CEPT-Zähler 640, Takterfassungsvorrich­ tung 641 und Zeitgebersteuerung 642.

Die Empfangsstufe 632 empfängt ein Bipolarsignal vom CEPT- Typ oder das HDB3-Signal von der 2048 Kbps-Hauptleitungs­ schnittstellenanpassungsvorrichtung 690 und konvertiert das empfangene HDB3-Signal in ein unipolares Signal oder das AMI-Signal.

Die CEPT-Verbindungsschnittstelle 631 separiert im M2Mo-Takt der Takterfassungsvorrichtung 641 Informationsdaten, Signal­ daten und Synchrondaten von dem AMI-Signal von der Empfangs­ stufe 632.

Der flexible Puffer 634 überwacht die Phasendifferenz zwi­ schen Referenztakt E8Ko und Synchrontakt von 8 kHz und 2 MHz des Datenschalters 300 und steuert entsprechend des Überwa­ chungsergebnisses den Schlupf der Informationsdaten von der CEPT-Verbindungsschnittstelle 631.

Der Dämpfungs-ROM 635 legt einen Dämpfungswert an die Infor­ mationsdaten des flexiblen Puffers 634 pro Kanal und gibt die resultierende Information aus an die CEPT-Verbindungs­ schnittstelle 631.

Die Datenschnittstelle 636 empfängt die Informationsdaten von dem Dämpfungs-ROM 635, überträgt die empfangenen Infor­ mationsdaten an den Datenschalter 300 und die HDLC-Vorrich­ tung 670 durch den Informationsdatenanschluß DST1 und emp­ fängt Informationsdaten von dem Datenschalter 300 und der HDLC-Vorrichtung 670 durch den Informationsdatenanschluß DST2.

Die serielle Steuerschnittstelle 637 empfängt Steuer-/Sta­ tusdaten von der CEPT-Verbindungsschnittstelle 631, gibt die empfangenen Steuer-/Statusdaten an die ST-BUS-Parallelzu­ griffsvorrichtung 620 über den Steuerdatenanschluß CST3 aus und empfängt Steuerdaten von der ST-BUS-Parallelzugriffsvor­ richtung 620 durch die Steuerdatenanschlüsse CST1 und CST2.

Die Steuerlogik 638 empfängt die Steuerdaten von der CEPT- Verbindungsschnittstelle 631, gibt die empfangenen Steuerda­ ten an die ST-BUS-Parallelzugriffsvorrichtung 620 über die serielle Steuerschnittstelle 637 aus und empfängt die Steu­ erdaten von der ST-BUS-Parallelzugriffsvorrichtung 620 durch die serielle Steuerschnittstelle 637.

Der Signal-RAM 639 empfängt die Signaldaten von der CEPT- Verbindungsschnittstelle 631 und speichert Signalbitwerte kanalweise ab.

Die Sendestufe 633 ist mit der CEPT-Verbindungsschnittstelle 631 verbunden, um das Bipolarsignal vom CEPT-Typ oder das HDB3-Signal an die 2048 Kbps-Hauptleitungsschnittstellenan­ passungsvorrichtung 690 zu übertragen.

Die Takterfassungsvorrichtung 641 erfaßt den Takt (2048 kHz) E2Mo des AMI-Signals von der Empfangsstufe 632 und gibt den erfaßten Takt E2Mo an den CEPT-Zähler 640 und an die externe E2Mo-Taktleitung aus.

Der CEPT-Zähler 640 zählt den Takt E2Mo von der Takterfas­ sungsvorrichtung 641, erzeugt den 8 kHz-Referenztakt E8Ko gemäß Zählergebnis und gibt den erzeugten 8 kHz-Referenztakt E8Ko an den Datenschalter 300 und die CEPT-Verbindungs­ schnittstelle 631 aus.

Die Zeitgebersteuerung 642 empfängt den Synchrontakt von 2 MHz und 8 kHz von dem Datenschalter 300, synchronisiert Ein­ gang und Ausgang der Datenschnittstelle 636 mit den empfan­ genen Synchronsignalen von 2 MHz und 8 kHz und gibt den emp­ fangenen Synchrontakt von 2 MHz und 8 kHz an den flexiblen Puffer 634 aus.

Der Betrieb der 2048 Kbps-Hauptleitungsschnittstellenanpas­ sung 690 mit dem obengenannten erfindungsgemäßen Aufbau wird im folgenden in Einzelheiten erläutert.

Der flexible Puffer 634 überwacht die Phasendifferenz zwi­ schen dem Referenztakt E8Ko und den Synchrontakten 8 kHz und 2 MHz des Datenschalters 300, empfangen von der Zeitgeber­ steuerung 642. Als Ergebnis der Überwachung steuert der fle­ xible Puffer 634 den Schlupf der Informationsdaten von der CEPT-Verbindungsschnittstelle 631. Die Informationsdaten der CEPT-Verbindungsschnittstelle 631 werden in dem flexiblen Puffer 634 im E2Mo-Takt von der Takterfassungsvorrichtung 641 abgespeichert und von ihr in Form serieller Datenfolgen im 2 MHz-Takt ausgegeben. Ein normal synchronisierter Zu­ stand des Gesamtsystems zeigt an, daß es synchronisiert ist mit dem Takt E2Mo, der sich von dem systemsynchronen Takt von 2 MHz ableitet. In diesem Fall tritt bei dem flexiblen Puffer 634 weder Überlauf noch fehlende Auslastung auf.

Für den Datenempfang erfaßt die Takterfassungsvorrichtung 641 den Takt E2Mo des AMI-Signals von der Empfangsstufe 632. Die Datensynchronisation wird gemäß E2Mo-Takt von der Tak­ terfassungsvorrichtung 641 durchgeführt. Außerdem erzeugt der CEPT-Zähler 640 den 8 kHz-Referenztakt E8Ko in Abhängig­ keit von dem Takt E2Mo von der Takterfassungsvorrichtung 641 und gibt den erzeugten 8 kHz-Referenztakt E8Ko an den Daten­ schalter 300 für die Systemsynchronisation aus. Das durch einen Übertrager angepaßte HDB3-Signal der 2048 Kbps-Haupt­ leitungsschnittstellenanpassungsvorrichtung 690 wird von der Empfangsstufe eingelesen und dann in das NRZ-Signal umgewan­ delt. Die CEPT-Verbindungsschnittstelle 631 separiert die Informationsdaten, die Signaldaten und die Synchrondaten aus dem NRZ-Signal von der Empfangsstufe 632 im E2Mo-Takt von der Takterfassungsvorrichtung 641. Die Informationsdaten von der CEPT-Verbindungsschnittstelle 631 liegen an dem flexi­ blen Puffer 634 an, welcher die Phasendifferenz zwischen Re­ ferenztakt E8Ko von der CEPT-Verbindungsschnittstelle 631 und den Synchrontakten von 8 kHz und 2 MHz von dem Daten­ schalter 300, empfangen durch die Zeitgebersteuerung 642, überwachen. Als Ergebnis dieser Überwachung steuert der fle­ xible Puffer 634 den Schlupf der Informationsdaten von der CEPT-Verbindungsschnittstelle 631. Die Informationsdaten von dem flexiblen Puffer 634 werden über den Dämpfungs-ROM 635, die Datenschnittstelle 636 und den Informationsdatenanschluß DST1 ausgegeben. Die Steuerdaten von der CEPT-Verbindungs­ schnittstelle 631 werden an die ST-BUS-Parallelzugriffsvor­ richtung 620 durch den Signal-RAM 639, die Steuerlogik 638, die serielle Steuerschnittstelle 637 und den Steuerdatenan­ schluß CST3 ausgegeben.

Für die Datenübertragung wird ein Datenkanal oder ein B-Ka­ nal von dem Datenschalter 300 an die Datenschnittstelle 636 über den Informationsdatenanschluß DST2 angelegt, und die Steuerdaten von der ST-BUS-Parallelzugriffsvorrichtung 620 werden an die serielle Steuerschnittstelle 637 über die Steuerdatenanschlüsse CST1 und CST2 angelegt. Der Dämpfungs- ROM 635 verarbeitet die Informationsdaten aus dem flexiblen Puffer 634 entsprechend der Kanaldämpfungsimformation von der Datenschnittstelle 636 und der seriellen Steuerschnitt­ stelle 637. Die Funktion des Dämpfungs-ROM 635 wird nicht beachtet, wenn die Daten nicht eine Stimme sind. Die CEPT- Verbindungsschnittstelle 631 fügt Signaldaten von der HDLC- Vorrichtung 670 in den 17. Kanal ein. Als Ergebnis überträgt die CEPT-Verbindungsschnittstelle 631 den vollen Rahmen an die 2048 Kbps-Hauptleitungsschnittstellenanpassungsvorrich­ tung 690 über die Übertragungsvorrichtung 633. In diesem Fall wird der gesamte Rahmen in Form eines HDB3-Signals übertragen, um in der Hauptleitung verarbeitet zu werden.

In Fig. 6 ist ein Blockdiagramm der HDLC-Vorrichtung 670 der PRI-Schnittstelle 600 oder 601 in Fig. 3 im Detail darge­ stellt. Wie dieser Zeichnung zu entnehmen ist, umfaßt die HDLC-Vorrichtung 670 eine Prozessorschnittstelle 671, einen FIFO-Übertragungs-Puffer 672, eine Übertragungsvorrichtung 673, eine Nulleinfügungsvorrichtung 674, eine FLAG/ABORT-Er­ zeugungsvorrichtung 675, einen Adressendecoder 676, ein In­ terrupt-Register 677, ein Steuer/Status-Register 678, eine Zeitgebersteuervorrichtung 679, einen FIFO-Empfangspuffer 680, eine Empfangsstufe 681, eine Address-Acknowledge-Vor­ richtung 682, eine Nullöschungsvorrichtung 683 und eine FLAG/ABORT/IDLE-Acknowledge-Vorrichtung 684.

Die Prozessorschnittstelle 671 ist zur Kommunikation mit der Prozessorsteuerung 610 und dem Zweitor-RAM 660 durch Adreß- und Datenbus verbunden.

Der FIFO-Übertragungs-Puffer 672 ist mit der Prozessor­ schnittstelle 671 über den Datenbus verbunden.

Die Übertragungsvorrichtung 673 empfängt Signaldaten von dem FIFO-Übertragungs-Puffer 672 und gibt die empfangenen Signal­ daten aus.

Die Nulleinfügungsvorrichtung 674 ist mit der Übertragungs­ vorrichtung verbunden, um Nullen in ein Feld von Signaldaten von der Übertragungsvorrichtung 673 einzufügen.

Die FLAG/ABORT-Erzeugungsvorrichtung 675 empfängt mit Nullen versehene Signaldatenfelder von der Nulleinfügungsvorrich­ tung 674 und gibt das empfangene Signaldatenfeld über den Informationsdatenanschluß DST2 aus.

Der Adreßdecoder 676 ist mit der Prozessorschnittstelle 671 über den Adressenbus verbunden, so daß er Adressen von der Prozessorsteuerung 610 empfängt und ein adreßdecodiertes Si­ gnal in Zusammenhang mit den empfangenen Adressen ausgibt.

Das Interrupt-Register 677 ist mit der Prozessorschnitt­ stelle 671 und dem Steuer-/Statusregister 678 durch den Da­ tenbus verbunden, so daß Statusdaten aus dem Steuer-/Status­ register 678 gelesen werden können, ein Interrupt-Request­ signal, das invertiert ist, in Zusammenhang mit den Lese­ statusdaten erzeugt wird und das erzeugte Interrupt-Request­ signal an die Prozessorsteuerung 610 ausgegeben wird.

Das Steuer-/Statusregister 678 ist mit der Prozessor­ schnittstelle 671 über den Datenbus verbunden, so daß Infor­ mation gespeichert werden kann, die den Eingangs-/Ausgangs­ bitstatus des FIFO-Übertragungs- und FIFO-Empfangspuffers 672 bzw. 680 sowie den Zeitgebermodus und die Statussteuer- Information der HDLC-Vorrichtung 670 betrifft.

Die Zeitgebersteuerung 679 empfängt den Synchrontakt von 8 kHz und 4 MHz von dem Datenschalter 300 und erzeugt einen seriellen Telekommunikationsbustakt in Zusammenhang mit den empfangenen Synchrontakten von 8 kHz und 4 MHz zur Synchro­ nisation der Informationsdaten.

Die FLAG/ABORT/IDLE-Acknowledge-Vorrichtung 684 empfängt die Signaldaten von der 2048 Kbps-Hauptleitungsschnittstelle 630 über den Informationsdatenanschluß DST1.

Die Nullöschungsvorrichtung 683 ist mit der FLAG/ABORT/IDLE- Acknowledge-Vorrichtung 684 verbunden, um die Nullen von dem mit Nullen versehenen Signaldatenfeld aus der Nulleinfü­ gungsvorrichtung 674 zu entfernen.

Die Adreß-Acknowledge-Vorrichtung 682 ist mit der Nullö­ schungsvorrichtung 683 verbunden, um eine Adresse von der Nullöschungsvorrichtung 683 zu quittieren, die Signaldaten von ihr zu empfangen und die quittierte Adresse und die emp­ fangenen Signaldaten an die Empfangsstufe 681 auszugeben.

Die Empfangsstufe 681 empfängt die Adresse und die Signalda­ ten von der Address-Acknowledge-Vorrichtung 682 und über­ trägt die empfangene Adresse und die Signaldaten an den FIFO-Empfangspuffer 680.

Der FIFO-Empfangspuffer 680 ist über den Datenbus verbunden mit der Prozessorschnittstelle 671, dem FIFO-Übertragungs- Puffer 672, dem Adreß-Decoder 676, dem Interrupt-Register 677 und dem Steuer-/Statusregister 678, um die Adresse und die Signalkanaldaten von der Empfangsstufe 681 zu empfangen.

In der HDLC-Vorrichtung 670 haben die FIFO-Übertragungs- und FIFO-Empfangspuffer 672 und 680 jeweils 19 Byte. Jeder der verwendeten Blöcke beginnt mit einem Start-Flag und endet mit einem End-Flag. Zwischen Start- und End-Flag befinden sich ein Datenfeld und eine Blockprüfsequenz (FCS) von zwei Bytes für die Fehlererkennung. Sowohl Start- als auch End- Flag haben die Größe von einem Byte sowie ein gewünschtes Bitmuster. Für die Blockübertragung hängt die FLAG-/ABORT- Erzeugungsvorrichtung 675 das Start-Flag an den Anfang des Signaldatenfeldes und das End-Flag ans Ende des FCS-Feldes. Als Ergebnis wird der resultierende Block übertragen. Beim Blockempfang nach Quittierung des Start-Flags erkennt die FLAG/ABORT/-IDLE-Acknowledge-Vorrichtung 684, daß das nach­ folgende Signaldatenfeld gültig ist. Als Ergebnis dieser Er­ kennung wird das gültige Signaldatenfeld in dem FIFO-Emp­ fangspuffer 680 abgespeichert. Zur Sicherstellung der Trans­ parenz der Signaldaten wird das Datenfeld bitweise vor der Übertragung geprüft, und zwar durch die Nulleinfügungsvor­ richtung 674. Namentlich fügt die Nulleinfügungsvorrichtung 674 die Null in das Signaldatenfeld nach Empfang von 5 auf­ einanderfolgenden Bits mit Inhalt "1" ein. Außerdem entfernt die Nullöschungsvorrichtung 683 die Null aus dem Signalda­ tenfeld vor dem Empfang.

Die HDLC-Vorrichtung 670 verarbeitet den Signalkanal auf dem ST-BUS. Namentlich sendet die HDLC-Vorrichtung 670 und emp­ fängt den Signalkanal über den Datenverteiler 200 oder 201 über den Zweitor-RAM 660.

Entsprechend der bevorzugten Ausführungsform der vorliegen­ den Erfindung ist die HDLC-Vorrichtung 670 ein MT8952 von MITEL. In der HDLC-Vorrichtung 670 haben die FIFO-Übertra­ gungs- und Empfangspuffer 672 und 680 19 Bytes. Die Zustände von diesen Datenpuffern können über das Statusregister ge­ prüft werden.

Folgende Tabelle 3 zeigt die Werte, die zu der HDLC-Vorrich­ tung gehören.

Tabelle 3

RST: Wenn dieses Bit "1" ist, werden alle Register der HDLC- Vorrichtung 670 gelöscht, und die Daten in den FIFO-Puffern sind verloren.

IC: Wenn dieses Bit "1" ist, werden Sender und Empfänger freigegeben durch die Synchrontakte von 4 MHz und 8 kHz.

C1EN: Wenn dieses Bit "1" ist, wird C-Kanalinformation im ersten Kanal auf dem ST-BUS für die Übertragung freigegeben.

BRCK: Dieses Bit wird verwendet, um eine Taktrate für den internen Zeitgebermodus festzulegen; 4 MHz-Byte "0" und 2 MHz-Byte "1".

TC3-TC1: Der Übertrager ist freigegeben für Zeitabschnitte, die durch diese Bits festgelegt werden.

TcEN und RxEN: wenn diese Bits "1" sind, sind Übertrager und Empfänger freigegeben.

RxAD: Wenn dieses Bit "1" ist, so wird die Adresse eines empfangenen Datenpakets quittiert.

RA 6/7: Wenn dieses Bit "1" ist, ist ein Bytewert der Adresse des empfangenen Datenpakets auf 6 Bits beschränkt und, wenn dieses Bit "0" ist, ist der Bytewert der Adresse des empfangenen Datenpakets auf 7 Bits beschränkt.

IFTI 1 und IFTF 0: Diese Bits werden verwendet, um die Zu­ stände des Senders und Empfängers darzustellen und sicherzu­ stellen, daß die Übertragung der Daten transparent ist.

FA: Dieses Bit wird verwendet, um einen zu übertragenden Da­ tenstrom abzubrechen.

EOP: Dieses Bit wird verwendet, um anzuzeigen, daß das vor­ liegende Byte das letzte eines Paketes ist.

GA: Dieses Bit wird verwendet, um ein "GO AHEAD" unter den empfangenen Daten zu quittieren.

EOPD: Dieses Bit wird verwendet, um anzuzeigen, daß ein vor­ liegendes Byte das letzte des Paketes ist.

TxDONE: Dieses Bit wird verwendet, um anzuzeigen, daß die Übertragung der Datenpakete beendet ist und der FIFO-Über­ tragungspuffer leer ist.

FA: Dieses Bit wird verwendet, um Blockabbruchdaten des emp­ fangenen Datenstroms zu quittieren.

Tx4/19 FULL: Dieses Bit wird verwendet, um anzuzeigen, daß der Raum von 4 Bytes in dem FIFO-Übertragungspuffer vorhan­ den ist und 15 Bytes gesendet werden können.

TxUNDERRUN: Dieses Bit wird verwendet, um anzuzeigen, daß der FIFO-Übertragungspuffer leer ist, obgleich keine "EOP"- Daten von der HDLC-Vorrichtung gesendet wurden.

Rx15/19 FULL: Dieses Bit wird verwendet, um anzuzeigen, daß der FIFO-Empfangspuffer 15 Bytes hat und weitere 4 Byte emp­ fangen werden können.

RxOVERFLOW: Dieses Bit wird verwendet, um anzuzeigen, daß der FIFO-Empfangspuffer voll ist und der Empfänger ein neues Start-Flag setzt.

Wenn die Datenbits wie unter (1) in Tabelle 3 gezeigt in dem HDLC-Zeitgebersteuerregister gesetzt sind, wird die HDLC- Vorrichtung in dem internen Zeitgebermodus betrieben und die Senderstufe wird freigegeben durch das Zeitgebersignal im Systemtakt von 8 kHz und 4 MHz. Der Systemtakt von 8 kHz be­ zeichnet den Start des Blockes und die Sendestufe wird frei­ gegeben in dem Zeitabschnitt, der durch die 4-Bit TC3-TCO niedriger Ordnung festgelegt ist. Das HDLC-Steuerregister von (2) der Tabelle 3 dient dazu, die Senderstufe freizuge­ ben, und das HDLC-Freigaberegister von (3) in Tabelle 3 führt die Maskierung durch für die Anfrage an den Prozessor, einen Interrupt zu erzeugen. In einer Routine für den Emp­ fang des Signalkanals werden die Daten von dem Interrupt- Flag-Register eingelesen und der Empfang von 15 Byte wird erkannt, wenn die eingelesenen Daten anzeigen, daß der 15/19-Interrupt-Zustand empfangen wurde. Dann werden Daten in einem Empfangsdatenregister an einen Puffer übertragen, der durch einen Zeiger gekennzeichnet ist. Aber, wenn die eingelesenen Daten anzeigen, daß kein 15/19-Interrupt-Zu­ stand empfangen wurde, wird geprüft, ob der vorliegende Zu­ stand End Of Package (EOP) anzeigt. Wenn sich herausstellt, daß der vorliegende Zustand der EOP Interrupt-Zustand ist, wird der Empfang des vollen Blocks erkannt, und die Daten werden dann in obiger Manier eingelesen. Wird jedoch festge­ stellt, daß der vorliegende Zustand nicht der EOP-Interrupt- Zustand ist, werden die vorliegenden Daten als fehlerhaft angesehen. Als Ergebnis wird eine Fehlermeldung übertragen und der Empfangsbetrieb wird abgebrochen.

Für die Datenübertragung wird eine volle Länge von Daten, die übertragen werden sollen, aus dem Datenfeld in den Über­ tragungspuffer gelesen und dann in das FIFO-Status-Register geschrieben. Nachdem die Daten der gelesenen vollen Länge in ein Übertragungsdatenregister geschrieben worden sind, wird das EOP-Bit in dem Steuerregister gesetzt, um anzuzeigen, daß das vorliegende Byte das letzte des Übertragungsblocks ist. Dann wird die Übertragungsoperation beendet.

Die HDLC-Vorrichtung 670 extrahiert automatisch den Signal­ kanal oder den 17. Kanal der 32 Kanäle auf dem seriellen Kommunikationsbus und überträgt die extrahierten Signaldaten an den Datenverteiler 200 oder 201 durch den Zweitor-RAM 660 unter Kontrolle des Prozessors. Auch die Daten von dem Da­ tenverteiler 200 oder 201 werden an die HDLC-Vorrichtung 670 über den Zweitor-RAM 660 übertragen.

Auf der anderen Seite wird die Statusinformation von der 2048 Kbps-Hauptleitungsschnittstelle 630 durch die ST-BUS- Parallelzugriffsvorrichtung 620 empfangen und dann extern dargestellt durch die Systemstatusüberwachungsvorrichtung 650. Die Systemstatusüberwachungsvorrichtung 650 stellt das Blockausrichtungssignal, das Mehrfach-Blockausrichtungssi­ gnal, das CRC-Ausrichtungssignal und andere Statusinforma­ tionen unter Verwendung einer Anzeigeeinheit dar. Außerdem wird entsprechend der vorliegenden Erfindung ein Blocksyn­ chronsignal in einer Timer-1-Interrupt-Routine überwacht, das als Systemsynchronisationsinformation zwischen Hauptsy­ stem und Nebensystem verwendet werden soll.

Die 2048 Kbps-Hauptleitungsschnittstellenanpassungsvorrich­ tung 690 umfaßt einen bipolaren Leitungsübertrager und Emp­ fänger. Der Empfänger ist mit der Hauptleitung durch einen Pulstransformer verbunden, welcher das empfangene AMI-Signal in ein Bipolarsignal umwandelt. 120 Ω ist als Eingangsimpe­ danz erforderlich, wenn als Eingangsimpedanz ein twisted wire verwendet wird. Der Sender ist mit dem Pulstransformer über open-collector-Ausgänge verbunden, in denen das Bipo­ larsignal in ein AMI-Signal umgewandelt wird. Das AMI-Signal wird an die Hauptleitung durch einen programmierbaren Equa­ lizer mit Eingangs-/Ausgangsimpedanzen von 120 Ω und einem Schwund von 6 dB übertragen.

Wie sich aus der obigen Beschreibung ergibt, hat erfindungs­ gemäß die PRI-Vorrichtung die Blockstruktur von 32 Kanälen und Ebene-1-, Ebene-2-, Ebene-3- und Betriebssystemsoftware. Dafür kann mit dieser Konstruktion die PRI-Vorrichtung die Telefonfunktion bei einem Teilnehmer durch Kommunikation mit der Datenübertragungsvorrichtung und der Datenschaltvorrich­ tung übernehmen.

Obgleich die bevorzugten Ausführungsformen der vorliegenden Erfindung zu Darstellungszwecken offenbart worden sind, ist es für den Fachmann klar, daß verschiedene Modifikationen, Zusätze und Ergänzungen möglich sind, ohne den Bereich und Geist der Erfindung wie in den beigefügten Ansprüchen offen­ bart, zu verlassen.

Claims (8)

1. Private automatische Nebenstellenanlage für ein ISDN- Netz, die umfaßt:
Eine Hauptleitungsschnittstelle für den Empfang eines HDB3-Signals, Umcodierung des empfangenen HDB3-Signals in ein AMI-Signal, Umcodierung des AMI-Signals in das HDB3-Signal und Ausgabe des codierten HDB3-Signals, wo­ bei die besagte Hauptleitungsschnittstelle einen Refe­ renztakt aus dem HDB3-Signal ableitet und den abgelei­ teten Referenztakt an den besagten Datenschalter aus­ gibt, wodurch es dessen Synchrongenerator ermöglicht wird, systemsynchrone Taktsignale von 4 MHz, 2 MHz und 8 MHz zu erzeugen; eine Telekommunikationsserienbus- Parallelzugriffsvorrichtung, die mit der besagten Pro­ zessorsteuerung über einen Systemparallelbus und mit der besagten Hauptleitungsschnittstelle über einen Telekommunikationsserienbus verbunden ist, um Steuer­ information und Statusinformation zwischen der besagten Prozessorsteuerung und der besagten Hauptleitungs­ schnittstelle zu übertragen; eine Hauptleitungsschnitt­ stellen-Anpassungsvorrichtung, die mit der besagten Hauptleitungsschnittstelle wie ein Primäranschluß ver­ bunden ist, um die Eingangs/Ausgangsimpedanzen des HDB3 -Signals anzupassen und einen Distanzvorgabeprozeß sowie einen HDB3 -Signaljitterzulässigkeitsprozeß durch­ zuführen; eine Hochleistungsdatenverbindungssteuerung, die mit der besagten Prozessorsteuerung über den Sy­ stemparallelbus und mit der besagten Hauptleitungs­ schnittstelle über den Telekommunikationsserienbus ver­ bunden ist, wobei die Hochleistungsdatenverbindungs­ steuerung durch die besagte Prozessorsteuerung gesteu­ ert wird, so daß sie die Signaldaten eines 17. der 32 Kanäle der besagten Hauptleitungsschnittstelle emp­ fängt, die empfangenen Signaldaten in einem vorgegebe­ nen Format verarbeitet und die verarbeiteten Signal­ daten an den besagten ersten oder zweiten Datenver­ teiler ausgibt, wobei die besagte Hochleistungsdaten­ verbindungssteuerung auch von der besagten Prozes­ sorsteuerung gesteuert wird, so daß sie Signaldaten eines Hochleistungsdatenverbindungssteuerungsformats von dem ersten oder zweiten Datenverteiler empfängt und die empfangenen Signaldaten an die besagte Hauptlei­ tungsschnittstelle ausgibt; einen Zweitorspeicher, der mit der besagten Prozessorsteuerung über den System­ parallelbus verbunden ist, wobei der Zweitorspeicher unter der Steuerung der besagten Prozessorsteuerung betrieben wird, um verarbeitete Signaldaten von der Hochleistungsdatenverbindungssteuerung an den ersten oder zweiten Datenverteiler zu übertragen und die Si­ gnaldaten von dem besagten ersten oder zweiten Daten­ verteiler an die Hochleistungsdatenverbindungssteuerung zu übertragen; und eine Systemstatusüberwachung, die mit der Prozessorsteuerung verbunden ist, um den Sy­ stemstatus unter Steuerung der besagten Prozessorsteue­ rung zu überwachen.

2. Private automatische Nebenstellenanlage für ISDN nach Anspruch 1, wobei jede der besagten ersten und zweiten Primärratenschnittstellen umfaßt:
Prozessorsteuerung für die Steuerung des Gesamtsystem­ betriebes;
Hauptleitungsschnittstelle für den Empfang eines HDB3- Signals, Codierung des empfangenen HDB3-Signals in ein AMI-Signal, Codierung des AMI-Signals in das HDB3-Si­ gnal und Ausgabe des codierten HDB3-Signals, wobei die besagte Hauptleitungsschnittstelle einen Referenztakt aus dem HDB3-Signal ableitet und den abgeleiteten Refe­ renztakt an den besagten Datenschalter ausgibt, wodurch es einem Synchronsignalgenerator ermöglicht wird, sy­ stemsynchrone Takte von 4 MHz, 2 MHz und 8 kHz zu er­ zeugen;
Telekommunikationsserienbusparallelzugriffsvorrichtung, die mit der besagten Prozessorsteuerung über einen par­ allelen Systembus und mit der besagten Hauptleitungs­ schnittstelle über einen seriellen Telekommunikations­ bus verbunden ist, um Steuerinformation und Statusin­ formation zwischen Prozessorsteuerung und Hauptlei­ tungsschnittstelle zu übertragen;
Hauptleitungsschnittstellenanpassung, die mit der be­ sagten Hauptleitungsschnittstelle in der Art eines Pri­ märanschlusses verbunden ist, um Eingangs-/Ausgangs­ impedanzen des HDB3-Signals anzupassen und einen Di­ stanz-Vorgabeprozeß und einen HDB3-Jitter-Zulässig­ keitsprozeß durchzuführen;
eine Hochleistungsdatenverbindungssteuerungsvorrich­ tung, die mit der besagten Prozessorsteuerung über den parallelen Systembus und mit der besagten Hauptlei­ tungsschnittstelle über den seriellen Telekommunika­ tionsbus verbunden ist, wobei die Hochleistungsverbin­ dungssteuerung unter der Kontrolle der besagten Prozes­ sorsteuerung betrieben wird, um Signaldaten des 17. von 32 Kanälen von der besagten Hauptleitungsschnittstelle zu empfangen, die empfangenen Signaldaten in einem vor­ gegebenen Format zu verarbeiten und die verarbeiteten Signaldaten an den besagten ersten oder zweiten Daten­ verteiler auszugeben, wobei die Hochleistungsdatenver­ bindungssteuerung ebenso unter der Kontrolle der be­ sagten Prozessorsteuerung betrieben wird, um Signal­ daten eines Hochpegeldatenverbindungssteuerformats von der besagten ersten oder zweiten Datenverteilervor­ richtung zu empfangen und die empfangenen Signaldaten an die besagte Hauptleitungsschnittstelle auszugeben;
Zweitor-Speichervorrichtung, die mit der besagten Pro­ zessorsteuerung über den parallelen Systembus verbunden ist, wobei der Zweitor-Speicher betrieben wird unter Kontrolle der besagten Prozessorsteuerung, so daß ver­ arbeitete Signaldaten von der besagten Hochleistungs­ datenverbindungssteuerung an den besagten ersten oder zweiten Datenverteiler übertragen werden und die Si­ gnaldaten von den besagten ersten oder zweiten Daten­ verteiler an die besagte Hochleistungsdatenverbindungs­ steuerung übertragen werden; und
Systemstatusüberwachungsvorrichtung, die mit der besag­ ten Prozessorsteuerung verbunden ist, um ein Systemsta­ tus unter der Kontrolle der besagten Prozessorsteuerung zu überwachen.

3. Private automatische Nebenstellenanlage für ISDN nach Anspruch 2, wobei die besagte Telekommunikationsserien­ busparallelzugriffsvorrichtung umfaßt:
Prozessorschnittstelle für die Kommunikation mit der Prozessorsteuerung;
ein erster Zweitor-RAM, der mit der besagten Prozes­ sorschnittstelle über Adressen- und Datenbus verbunden ist, um ein erstes Hauptleitungssteuersignal auszuge­ ben;
ein zweiter Zweitor-RAM, der mit der besagten Prozes­ sorsteuerung und dem besagten ersten Zweitor-RAM über Adressen- und Datenbus verbunden ist, um ein zweites Hauptleitungssteuersignal zu empfangen;
ein dritter Zweitor-RAM, der mit der besagten Prozes­ sorschnittstelle und dem besagten ersten und zweiten Zweitor-RAM über Adressen- und Datenbus verbunden ist, um ein drittes Hauptleitungssteuersignal auszugeben;
eine erste Parallel-/Seriell-Konvertervorrichtung, die mit dem besagten ersten Zweitor-RAM über einen Datenbus verbunden ist, um das erste Hauptleitungssteuersignal von dem ersten Zweitor-RAM in eine serielle Folge um­ zuwandeln und die umgewandelte serielle Folge an die besagte Hauptleitungsschnittstelle über einen ersten Steuerdatenanschluß auszugeben;
eine Seriell-/Parallel-Konvertervorrichtung, die mit dem besagten zweiten Zweitor-RAM über den Datenbus ver­ bunden ist, um eine serielle Folge von der besagten Hauptleitungsschnittstelle über einen zweiten Steuerda­ tenanschluß zu empfangen, die empfangene serielle Folge in das zweite Hauptleitungssteuersignal und ein Status­ signal umzuwandeln und das umgewandelte zweite Haupt­ leitungssteuersignal und Statussignal an den besagten zweiten Zweitor-RAM auszugeben;
eine zweite Parallel-/Seriell-Konvertervorrichtung, die mit dem besagten zweiten Zweitor-RAM über den Datenbus verbunden ist, um das dritte Hauptleitungssteuersignal von dem zweiten Zweitor-RAM in eine serielle Folge um­ zuwandeln und die konvertierte serielle Folge auszuge­ ben an die besagte Hauptleitungsschnittstelle durch einen dritten Steuerdatenanschluß; und
Adreßerzeugungsvorrichtung für die Erzeugung von Adres­ sen in Zusammenhang mit dem Systemsynchrontakt von 8 kHz und 4MHz und die Ausgabe der erzeugten Adressen an den besagten ersten bis dritten Zweitor-RAM und die be­ sagte Prozessorschnittstelle über den Adreßbus.

4. Private automatische Nebenstellenanlage für ISDN nach Anspruch 2, wobei die besagte Hauptleitungsschnitt­ stelle umfaßt:
Empfangsstufe für den Empfang des HDB3-Signals von der besagten Hauptleitungsschnittstellenanpassung und Um­ wandlung des empfangenen HDB3-Signals in das AMI-Si­ gnal;
CEPT-Verbindungsschnittstelle für die Separierung von Informationsdaten, Signaldaten und Synchrondaten von dem AMI-Signal von der besagten Empfangsstufe;
flexibler Puffer für die Überwachung einer Phasendiffe­ renz zwischen dem Referenztakt und den Synchrontakten von 8 kHz und 2 MHz von dem besagen Datenschalter und Steuerung eines Schlupfes der Informationsdaten der be­ sagten CEPT-Verbindungsschnittstelle in Übereinstimmung mit dem Überwachungsresultat;
ein Dämpfungs-ROM für die kanalweise Bereitstellung ei­ nes Dämpfungswertes für die Informationsdaten von dem besagten flexiblen Puffer und Ausgabe der resultie­ renden Informationsdaten an die besagte CEPT-Verbin­ dungsschnittstelle;
Datenschnittstelle für den Empfang der Informationsda­ ten von dem besagten Dämpfungs-ROM, Übertragung der empfangenen Informationsdaten an den besagten Daten­ schalter und besagte Hochpegeldatenverbindungssteuerung über einen ersten Informationsdatenanschluß und Empfang von Informationsdaten von dem besagten Datenschalter und besagten Hochpegeldatenverbindungssteuerung über einen zweiten Informationsdatenanschluß;
serielle Steuerschnittstelle für den Empfang von Steu­ er-/Statusdaten von der besagten CEPT-Verbindungs­ schnittstelle, Ausgabe der empfangenen Steuer-/Status­ daten an die besagte Kommunikationsserienbusparallelzu­ griffsvorrichtung über einen ersten Steuerdatenanschluß und Empfang von Steuerdaten von der besagten Kommunika­ tionsserienbusparallelzugriffsvorrichtung über einen zweiten und dritten Steuerdatenanschluß;
Steuerlogik für den Empfang der Steuerdaten von der be­ sagten CEPT-Verbindungsschnittstelle, Ausgabe der emp­ fangenen Steuerdaten an die besagte Kommunikationsseri­ enbusparallelzugriffsvorrichtung über die besagte seri­ elle Steuerschnittstelle und Empfang der Steuerdaten von der besagten Telekommunikationsserienbusparallel­ zugriffsvorrichtung über die besagte serielle Steuer­ schnittstelle;
ein Signal RAM für den Empfang der Signaldaten über die besagte CEPT-Verbindungsschnittstelle und kanalweise Abspeicherung von Signalbitwerten;
Sendestufe, die mit der besagten CEPT-Verbindungs­ schnittstelle verbunden ist, um das HDB3-Signal an die besagte Hauptleitungsschnittstellenanpassung abzusen­ den;
Takterfassungsvorrichtung für die Erfassung eines Tak­ tes von dem AMI-Signal von der besagten Empfangsstufe; ein CEPT-Zähler für das Zählen des Taktes von der be­ sagten Takterfassungsvorrichtung, Erzeugung des Refe­ renztaktes in Übereinstimmung mit dem gezählten Resul­ tat und Ausgabe des erzeugten Referenztaktes an den be­ sagten Datenschalter und die besagte CEPT-Verbindungs­ schnittstelle; und
Zeitgebersteuervorrichtung für den Empfang der Syn­ chrontakte von 2 MHz und 8 kHz von dem besagten Daten­ schalter, Synchronisation des Eingangs und Ausgangs der besagten Datenschnittstelle mit den empfangenen Syn­ chrontakten von 2 MHz und 8 kHz und Ausgabe der empfan­ genen Synchrontakte von 2 MHz und 8 kHz an den besagten flexiblen Puffer.

5. Private automatische Nebenstellenanlage für ISDN nach Anspruch 2, wobei die besagte Hochleistungsdatenverbin­ dungssteuerung umfaßt:

Prozessorschnittstelle, die mit der besagten Prozessor­ steuerung und dem besagten Zweitorspeicher über Adreß- und Datenbus verbunden sind, um zu kommunizieren;
ein FIFO-Übertragungspuffer, der mit der besagten Pro­ zessorschnittstelle über den Datenbus verbunden ist;
Übertragerstufe für den Empfang von Signaldaten von dem besagten Sende-FIFO-Puffer und Ausgabe der empfangenen Signaldaten;
Nulleinfügungsvorrichtung, die mit der besagten Sende­ stufe verbunden ist, um Nullen in ein Feld von Signal­ daten von der Übertragerstufe einzufügen;

FLAG/ABORT-Erzeugungsvorrichtung für den Empfang des mit Nullen versehenen Signaldatenfeldes von der Null­ einfügungsvorrichtung und Ausgabe der empfangenen Si­ gnaldatenfelder über einen ersten Informationsdatenan­ schluß;
einen Adreßdecoder, der verbunden ist mit der besagten Prozessorschnittstelle über den Adreßbus, um Adressen von der Prozessorsteuerung zu empfangen und ein adreß­ decodiertes Signal in Zusammenhang mit den empfangenen Adressen auszugeben;
ein Steuer-/Statusregister, das verbunden ist mit der besagten Prozessorschnittstelle über den Datenbus, um Informationen zu speichern, die den Eingangs-/Ausgangs­ bitstatus des besagten FIFO-Übertragungspuffers und ei­ nes FIFO-Empfangspuffers betreffen, sowie Zeitgebermo­ dus und Statussteuerungsinformation der besagten Hoch­ leistungsdatenverbindungssteuerungsvorrichtung;
ein Interrupt-Register, das mit der besagten Prozessor­ schnittstelle und dem besagten Steuer-/Statusregister über den Datenbus verbunden ist, um Statusdaten von dem besagten Steuer-/Statusregister zu lesen, ein Inter­ rupt-Request-Signal, das aktiv niedrig ist, in Zusam­ menhang mit den Lesestatusdaten zu erzeugen und das er­ zeugte Interrupt-Request-Signal an die besagte Prozes­ sorsteuerung auszugeben;
Zeitgebersteuerung für den Empfang der Synchrontakte von 8 kHz und 4 MHz von dem besagten Datenschalter und die Erzeugung eines Telekommunikationsserienbustaktes in Zusammenhang mit dem empfangenen Synchronsignal von 8 kHz und 4 MHz für die Synchronisation der Informati­ onsdaten;

FLAG/ABORT/IDLE-Acknowledge-Vorrichtung für den Empfang der Signaldaten von der besagten Hauptleitungsschnitt­ stelle über einen zweiten Informationsdatenanschluß;
Null-Löschvorrichtung, die verbunden ist mit der besag­ ten FLAG/ABORT/IDLE-Acknowledge-Vorrichtung, um Nullen aus dem mit Nullen versehenen Signaldatenfeld von der besagten Nulleinfügungsvorrichtung zu entfernen;
Address-Acknowledge-Vorrichtung, die mit der besagten Nullöschvorrichtung verbunden ist, um eine Adresse von der besagten Nullöschvorrichtung zu quittieren und die Signaldaten von ihr zu empfangen; und
Empfangsstufe für den Empfang der Adresse und der Si­ gnaldaten von der besagten Address-Acknowledge-Vorrich­ tung und Übertragung der empfangenen Adresse und Si­ gnalkanaldaten an den besagten FIFO-Empfangspuffer;
wobei der besagte FIFO-Empfangspuffer verbunden ist mit der besagten Prozessorschnittstelle, dem besagten FIFO- Übertragungspuffer, dem besagten Adreßdecoder, dem be­ sagen Interrupt-Register und dem besagten Steuer-/Sta­ tus-Register durch den Datenbus, um die Adresse und die Signaldaten von der besagten Empfangsstufe zu empfan­ gen.