DE4401410A1 - Schaltungsanordnung für die Buslogik eines integrierten Schaltkreises - Google Patents

Description

Die digitale Datenübertragung zwischen Mikroprozessoren und integrierten Schaltkreisen (ICs) zur Steuerung ana­ loger oder digitaler IC-Funktionen wird in der Regel mit Hilfe von Bussystemen realisiert; hierbei wird die vom Mikroprozessor bereitgestellte Information (digita­ le Daten) über mehrere Leitungen (Busleitungen) an die verschiedenen ICs übermittelt, von einer Buslogik des ICs ausgewertet und die gewünschte Steuerfunktion des ICs ausgeführt (beispielsweise eine Änderung der Laut­ stärke).

Heutzutage sind hauptsächlich zwei derartige Bussysteme gebräuchlich: das Drei-Draht-Bussystem (Japan, Fern- Ost), bei dem der Mikroprozessor mit den angeschlosse­ nen ICs über eine Daten-, Clock- und Enable-Leitung verbunden ist sowie das Zwei-Draht-Bussystem (Europa, USA), bei dem der Mikroprozessor mit den angeschlosse­ nen ICs über eine Daten- und Clock-Leitung verbunden ist. Damit integrierte Schaltkreise in beiden Bussyste­ men einsetzbar sind, müssen die (ansonsten funktions­ gleichen) ICs mit der jeweils erforderlichen unter­ schiedlichen Buslogik ausgestattet werden; hieraus re­ sultiert jedoch ein doppelter Aufwand an Entwicklungs­ arbeit, an Produktionskosten, für Lagerhaltung etc.

Es ist Aufgabe der Erfindung, eine einfache Schaltungs­ anordnung für die Buslogik eines integrierten Schalt­ kreises anzugeben, die den Einsatz des gleichen inte­ grierten Schaltkreises wahlweise in Zwei-Draht-Bussy­ stemen und Drei-Draht-Bussystemen ermöglicht.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale im Kennzeichen des Patentanspruchs I gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Wie aus dem in der Fig. 1 dargestellten Blockschalt­ bild ersichtlich wird, weist die Schaltungsanordnung der "Universal-Buslogik" sowohl einen mit drei Ein­ gangsleitungen 10, 11, 12 verbundenen Drei-Draht-Buslo­ gikteil 2 als auch einen mit den drei Eingangsleitungen 10, 11, 12 verbundenen Zwei-Draht-Buslogikteil 1 auf. Der Datenausgang D_OUT1 bzw. D_OUT2 der beiden Buslogik­ teile 1 bzw. 2 ist über die Datenleitungen 15 bzw. 16 mit dem Dateneingang D_IN31 bzw. D_IN32 des Umschalt­ glieds 3 und der Steuerausgang S_OUT1 bzw. S_OUT2 über die Steuerleitung 13 bzw. 14 mit dem Steuereingang S_IN31 bzw. S_IN32 des Umschaltglieds 3 verbunden (über die Steuerleitungen 13, 14 wird der Schaltvorgang des Umschaltglieds 3 initiiert). Der Datenausgang D_OUT3 des Umschaltglieds 3 ist über die Datenleitungen 19 an den Dateneingang D_IN4 des Speicherglieds 4 angeschlossen, das zur Speicherung der übertragenen Daten DAT dient. Der Übernahmeausgang Ü_OUT1 bzw. Ü_OUT2 des Zwei-Draht- Bus-Logikteils 1 bzw. des Drei-Draht-Bus-Logikteils 2 ist über die Steuerleitung 17 bzw. 18 und ein Logikgat­ ter 5 mit dem Ladeeingang L_IN des Speicherglieds 4 ver­ bunden; der Speichervorgang im Speicherglied 4 wird durch einen Übernahmepuls auf den Steuerleitungen 17, 18 von den Buslogikteilen 1, 2 initiiert. Am Datenaus­ gang D_OUT des Speicherglieds 4 werden die Daten DAT auf den Datenleitungen 20 an die verschiedenen angeschlos­ senen IC-Funktionseinheiten 6 übertragen. Der Ausgang TM_OUT des Drei-Draht-Buslogikteils 2 ist über den Schalter 8 und die Verbindungsleitung 21 mit dem Test­ modus-Eingang TM_IN der Testmoduseinheit 7 als Bestand­ teil der IC-Funktionseinheiten 6 verbunden. Über diese Verbindung wird (bei geschlossenem Schalter 8) die Testmoduseinheit 7 im Drei-Draht-Busmodus deaktiviert; durch Öffnen des Schalters 8 - die Schalterstellung wird über die Signalpegel auf der dritten Eingangslei­ tung 12 gesteuert - kann die Deaktivierung der Testmo­ duseinheit 7 unterbunden und somit die Durchführung von Funktionstests ermöglicht werden (das Öffnen des Schal­ ters 8 wird durch Anlegen eines gegenüber Massepoten­ tial erhöhten Low-Pegels - z. B. 0,5×V_S - auf der Eingangsleitung 12 initiiert).

ICs mit einer derartigen Schaltungsanordnung können als Teilnehmer sowohl an das Drei-Draht-Bussystem als auch an das Zwei-Draht-Bussystem angeschlossen werden: an­ hand der auf der ersten Eingangsleitung 10 und der zweiten Eingangsleitung 11 übertragenen Signale wird der für die vorliegende Datenübertragung (Zwei-Draht- Datenübertragung oder Drei-Draht-Datenübertragung) ge­ eignete Buslogikteil 1 oder 2 automatisch aktiviert. Beide Bus-Logikteile 1, 2 verwenden die erste Eingangs­ leitung 10 als Datenleitung und die zweite Eingangslei­ tung 11 als Clockleitung; die dritte Eingangsleitung 12 bekommt eine Doppelfunktion: ein Konstantspannungspegel (beispielsweise 0 V, Versorgungsspannung V_S, 0,5×V_S) dient zur Auswahl der IC-Adresse im Falle der Zwei- Draht-Datenübertragung, eine Spannungspegeländerung (Low-High-Low-Sprung) auf dieser Eingangsleitung 12 wirkt als Aktivierungssignal oder Datenübernahmesignal für die Drei-Draht-Datenübertragung; falls die IC- Adresse für die Zwei-Draht-Datenübertragung fest vorge­ geben ist, muß der Zwei-Draht-Buslogikteil 1 lediglich mit den beiden Eingangsleitungen 10, 11 verbunden wer­ den.

Die erfindungsgemäße Schaltungsanordnung vereinigt meh­ rere Vorteile in sich:

• - da das IC nunmehr für beide Bussysteme gleichzei­ tig einsetzbar ist, hat der Anwender die freie Wahl, welches Bussystem er nutzen will; es können auch beide Bussysteme in einem Gerät abwechselnd parallel betrieben werden (Mischbestückung),
• - Hersteller und Kunden benötigen für beide Anwen­ dungsfälle (Zwei-Draht-Datenübertragung/Drei- Draht-Datenübertragung) nur noch ein IC und können damit äußerst flexibel auf Änderungen des Marktes reagieren,
• - durch die gemeinsame Verwendung der drei Buslei­ tungen für beide Buslogikteile benötigt das IC keine zusätzlichen Anschlußpins,
• - die verschiedenen Buslogikteile können als gemein­ same Buslogikeinheit ausgebildet werden.

In der Fig. 2 und 3 sind die Timing-Diagramme für den Fall der Zwei-Draht-Datenübertragung (Fig. 2) und der Drei-Draht-Datenübertragung (Fig. 3a, Fig. 3b) darge­ stellt.

Wie aus dem Timing-Diagramm der Fig. 2 hervorgeht, wird gemäß dem Zwei-Draht-Busprotokoll als Startbedin­ gung für die Datenübertragung während der High-Phase des Clock-Signals CL auf der Clockleitung 11 eine High/ Low-Flanke auf der Datenleitung 10 (Zeitpunkt t₁) aus­ gegeben. Dies wird durch den Zwei-Draht-Buslogikteil 1 überprüft, der beim Vorhandensein dieser Startbedingung aktiviert wird. Beim Erkennen der auf der dritten Ein­ gangsleitung 12 durch einen Konstantspannungspegel ein­ gestellten Bus-Adresse wird eine Datenübertragung an die IC-Funktionseinheiten 6 vorgenommen. Zum Zeitpunkt t₂ wird die Datenübertragung durch Aussenden einer Stoppbedingung (Low/High-Flanke auf der Datenleitung 10 während der High-Phase des Clock-Signals CL auf der Clockleitung 11) beendet.

Bei einer Datenübertragung ohne Startbedingung wird der entsprechende Drei-Draht-Buslogikteil 2 aktiviert, wo­ bei unterschiedliche Drei-Draht-Busprotokolle verar­ beitet werden können: beispielsweise wird das Enable- Signal EN zur Datenübernahme auf der dritten Eingangs­ leitung 12 gemäß dem Timing-Diagramm der Fig. 3a be­ reits am Anfang der Datenübertragung ausgegeben (Low/ High-Flanke zum Zeitpunkt t₃), gemäß dem Timing-Dia­ gramm der Fig. 3b dagegen erst am Ende der Datenüber­ tragung (Puls zum Zeitpunkt t₄). Jedoch sind beim Drei- Draht-Busprotokoll (Fig. 3a, Fig. 3b) während der High-Phase des Clock-Signals CL auf der Clock-Leitung 11 keine Datenwechsel (Flankenwechsel auf der Datenlei­ tung 10) zugelassen; Übertragungen von Drei-Draht-Bus­ protokollen können demzufolge nicht als Zwei-Draht-Bus­ daten fehlinterpretiert werden.

Claims (8)

1. Schaltungsanordnung für die Buslogik eines inte­ grierten Schaltkreises, mit:

• a) mindestens einem mit drei Eingangsleitungen (10, 11, 12) verbundenen Drei-Draht-Buslogikteil (2),
• b) mindestens einem mit mindestens zweien (10, 11) der drei Eingangsleitungen (10, 11, 12) verbunde­ nen Zwei-Draht-Buslogikteil (1),
• c) einem Umschaltglied (3), dessen Dateneingänge (D_IN31, D_IN32) jeweils mit einem Datenausgang (D_OUT1, D_OUT2) der Buslogikteile (1, 2) über Da­ tenleitungen (15, 16) und dessen Steuereingänge (S_IN31, S_IN32) mit jeweils einem Steuerausgang (S_OUT1, S_OUT2) der Buslogikteile (1, 2) über Steu­ erleitungen (13, 14) verbunden sind,
• d) einem Speicherglied (4), dessen Dateneingang (D_IN4) mit dem Datenausgang (D_OUT3) des Umschalt­ glieds (3) über Datenleitungen (19) und dessen Ladeeingang (L_IN) mit jeweils einem Übernahmeaus­ gang (Ü_OUT1, Ü_OUT2) der Buslogikteile (1, 2) über Steuerleitungen (17, 18) verbunden ist, und dessen Datenausgang (D_OUT4) über Datenleitungen (20) die Funktionseinheiten (6) des integrierten Schalt­ kreises ansteuert.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die erste Eingangsleitung (10) die Daten­ leitung zur Übertragung der Daten (DAT) und die zweite Eingangsleitung (11) die Clockleitung zur Übertragung des Clocksignals (CL) ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die beiden Buslogikteile (1, 2) mit jeweils drei Eingangsleitungen (10, 11, 12) verbunden sind, wobei die dritte Eingangsleitung (12) zur Selek­ tion des Buslogikteils (1 bzw. 2) unterschiedliche Spannungspegel aufweist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekenn­ zeichnet, daß über einen Konstantspannungspegel auf der dritten Eingangsleitung (12) die Adresse des Zwei- Draht-Buslogikteils (1) einstellbar ist, und daß über Pegeländerungen auf der dritten Eingangsleitung (12) der Drei-Draht-Buslogikteil (2) aktivierbar ist.

5. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Zwei-Draht-Buslogikteil (1) mit zwei Eingangsleitungen (10, 11) verbunden ist, und daß die Adresse der IC-Funktionseinheiten (6) fest vorgege­ ben ist.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Buslogikteile (1, 2) als einheitliche Schaltungskomponenten ausgebildet sind.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß bei aktiviertem Drei- Draht-Buslogikteil (2) die Testmoduseinheit (7) über den geschlossenen Schalter (8) durch ein Signal am Testmodus-Ausgang (TM_OUT) des Drei-Draht-Buslogikteils (2) deaktivierbar ist.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekenn­ zeichnet, daß die Deaktivierung der Testmoduseinheit (7) durch Öffnen des Schalters (8) mittels eines erhöh­ ten Low-Pegels auf der dritten Eingangsleitung (12) verhinderbar ist.