DE4333397C1 - Verfahren und Anordnung zur Übertragung eines Digitalsignals - Google Patents

Description

Die Erfindung betrifft ein Verfahren und eine Anordnung zur Übertragung eines Digitalsignals gemäß dem Oberbegriff des Patentanspruches 1 bzw. des Patentanspruches 8.

Bei der Übertragung eines Digitalsignals besteht üblicher­ weise am Sendeort eine feste Phasenbeziehung zwischen dem Di­ gitalsignal und einem Taktsignal, während am Empfangsort Pha­ senverschiebungen auftreten. Für den Fall, daß auf der Emp­ fangsseite keine eindeutige und für einen regenerativen Entscheidungsprozeß geeignete zeitliche Zuordnung des Taktsi­ gnals zum abzutaktenden Digitalsignal besteht, ist eine sichere Regeneration des Digitalsignals nicht gewährleistet.

Für den Fall, daß eine Information über den optimalen Abtast­ zeitpunkt aus dem empfangsseitig abzutaktenden Digitalsignal selbst abgeleitet wird, muß bei niedrigem Signal-Rausch- Verhältnis über eine ausreichend große Anzahl von Datenbits gemittelt werden. Die Ursache hierfür liegt darin, daß addi­ tives Rauschen in Verbindung mit Signalflanken endlicher Steigung Flankenjitter bewirkt, so daß die zeitliche Lage einiger weniger, stichprobenartig ausgewählter Datenbits entsprechend unsicher ist. Bei burstartig ausgesendeten Datenblöcken beispielsweise kann nach wenigen "run-in"-Bits der optimale, in der Mitte des jeweiligen Datenbits liegende Abtastzeitpunkt nicht exakt bestimmt werden.

Aus der europäischen Patentschrift EP-B1 0 334 193 ist ein Verfahren bekannt, bei dem das am Empfangsort ankommende Da­ tensignal fortlaufend in der Phase an einen zentralen Takt angepaßt werden kann. Zu diesem Zweck werden n Hilfstaktsi­ gnale mit jeweils um 360°/n gegeneinander verschobenen Takt­ phasenlagen gebildet, mit denen das Datensignal empfangssei­ tig in einem Abtaktteil abgetastet wird. Daraus ergeben sich n Hilfsdatensignale, von denen ein geeignetes Hilfsdatensi­ gnal durch einen von einer Steuerlogik beeinflußten Umschal­ ter ausgewählt und als zweites Datensignal einem Anpassungs­ teil zugeführt wird.

In diesem Anpassungsteil findet die Anpassung des ausgewähl­ ten Hilfsdatensignals an die Phase des zentralen Taktes, der beispielsweise einer der Hilfstaktsignale ist, statt. Als Auswahlkriterium für die Umschaltung dient die Position der positiven Signalflanke des Datensignals in bezug auf die Hilfstaktsignale. Ausschlaggebend für die Umschaltung ist, bei welchem Hilfstaktsignal der Zustandswechsel des Datensi­ gnals bei der Abtaktung auftritt. Durch die Anpassung des ausgewählten Hilfstaktsignals sind Verzerrungen und Jitter des ankommenden Datensignals ohne Einfluß. Eine sichere Rückgewinnung des Digitalsignals bei Vorliegen einer unabhän­ gig von Verzerrungen und Jitter auftretenden Mehrdeutigkeit der zeitlichen Lage des Taktsignals zum abzutaktenden Digi­ talsignal läßt sich dadurch nicht erreichen.

In der europäischen Patentanmeldung EP-A3 0 419 896 ist eine Synchronisiereinrichtung für Digitalsignale hoher Datenrate beschrieben. Die Synchronisiereinrichtung umfaßt eine Lauf­ zeitkette zur Erzeugung von mehreren gegeneinander verscho­ benen Taktsignalen, eine aus mehreren Register-Kippstufen be­ stehende Registerkette zum Abtasten des empfangenen Digital­ signals, ein Phasenregister zur Speicherung der logischen Zu­ stände der Taktsignale und eine Steuerlogik, die zur Abta­ stung des Digitalsignals die geeignete Register-Kippstufe und das zugehörige Taktsignal auswählt. Eine derartige Synchronisiereinrichtung benötigt kein gegenüber der Daten­ rate doppelt so schnelles Systemtaktsignal und ist für hochintegrierte CMOS-Schaltungen geeignet.

Zur Taktrückgewinnung in Datenübertragungssystemen können auch digitale Phasenanpassungsschaltungen eingesetzt werden, wie sie beispielsweise aus dem Aufsatz "Clock Recovery Circuits with Instantaneous Locking", Electronics Letters, Nov. 1992, Vol. 28, No. 23, pages 2127-2130 bekannt sind. Derartige Schaltungen arbeiten unmittelbar datenflankenge­ triggert, wodurch bei verrauschten bzw. verjitterten Digi­ talsignalen die Festlegung der zeitlichen Lage der einzelnen Datenbits durch Mittelung über mehrere Datenbits nicht sicher gewährleistet ist.

Aufgabe der Erfindung ist es, ein Verfahren und eine Anord­ nung zur Übertragung von Digitalsignalen anzugeben, das bzw. die empfangsseitig eine schnelle Taktrückgewinnung bei siche­ rer Regeneration des Digitalsignals ermöglicht.

Diese Aufgabe wird hinsichtlich des Verfahrens durch die im Patentanspruch 1 angegebenen Merkmale gelöst. In einem unab­ hängigen Patentanspruch 8 ist eine geeignete Anordnung ange­ geben.

Vorteilhaft bei diesem Verfahren ist, daß die Hilfstaktsigna­ le nicht vom Digitalsignal selbst, sondern unmittelbar aus einem anhand des sendeseitig modulierten Trägersignals er­ zeugten Taktsignal abgeleitet werden. Die Verwendung einer speziellen Bitfolge im Digitalsignal und einer vorgegebenen Bitfolge für jeweils einen Vergleich mit den individuellen Digitalsignalen führt zu einer gleichzeitigen Auswahl des ge­ eigneten Hilfstaktsignals und des zugehörigen Digitalsignals aufgrund des günstigsten Vergleichsergebnisses. Die Takt­ rückgewinnung und Regeneration des Digitalsignals basiert auf einem rein digital zu realisierenden Verfahren, ohne daß An­ forderungen an die Dichte der Signalflanken, d. h. Vermeidung von binären Dauerzuständen (0 oder 1) im Digitalsignal, ein­ gehalten werden müssen.

Das Verfahren ist vorteilhaft für burstartig übertragene Digitalsignale, bei denen anhand einer in die Datenblöcke eingefügten, beispielsweise von Kontrollbits gebildeten, speziellen Bitfolge das geeignete Hilfstaktsignal und das zugehörige individuelle Digitalsignal bestimmt werden können. Der Vorteil liegt darin, daß das Taktsignal nach einer Iden­ tifikation der Kontrollbits und unter Berücksichtigung der Burstlänge bereits mit dem Einlesen der letzten Kontrollbits oder kurz danach bereits zur Verfügung steht, unabhängig davon, ob eine Dauer-0 oder eine Dauer-1 im Informationsteil der übertragenen Datenblöcke auftritt.

Für die Auswahl des geeigneten Hilfstaktsignals und des zuge­ hörigen individuellen Digitalsignals können zusätzlich Ver­ gleiche der individuellen Digitalsignale untereinander und damit die zeitliche Lage der Flanken im nicht abgetasteten Signal ausgewertet werden.

Die Verwendung einer differentiellen Zweiphasenmodulation und die Ableitung von Hilfstaktsignalen mit jeweils um 90° gegen­ einander verschobenen Taktphasenlagen ist bei Übertragungs­ verfahren mit Übertragungsraten von < 100 Mbit/s vorteilhaft.

Ein Ausführungsbeispiel der Erfindung wird anhand von Figuren erläutert. Es zeigt

Fig. 1 ein Prinzipschaltbild einer Anordnung zur Übertragung eines Digitalsignals mit einer Sendeeinrichtung und einer Empfangseinrichtung,

Fig. 2 ein Prinzipschaltbild der Sendeeinrichtung,

Fig. 3 ein Prinzipschaltbild der Empfangseinrichtung,

Fig. 4 ein Prinzipschaltbild der Steuer-und Vergleichslogik in der Empfangseinrichtung und

Fig. 5 ein Zeitdiagramm mit den individuellen Digitalsigna­ len und den aus dem rückgewonnenen Trägersignal abgeleiteten Hilfstaktsignalen.

In Fig. 1 ist das Prinzipschaltbild einer Anordnung zur Übertragung eines Digitalsignals am Beispiel eines Teil­ nehmeranschlußsystems für Lichtwellenleiter (FITL-Fiber In The Loop) dargestellt, in dem das erfindungsgemäße Verfahren angewendet wird. Das Teilnehmeranschlußsystem verfügt über ein passives optisches Netzwerk PODU als optisches Übertra­ gungssystem zur Verbindung von Teilnehmer-Anschlußeinheiten DU1 . . . DUm (Distant Unit) mit einer zentralen Anschlußeinheit CU (Central Unit). Das passive optische Netzwerk PODU umfaßt eine Vielzahl von optischen Verzweigungen/Kopplern (Splitter), von denen zu den Teilnehmer-Anschlußeinheiten DU1 . . . DUm in Richtung des Teilnehmers sternförmig verzweigt wird. Die Kopplung des passiven optischen Netzwerkes PODU an die zentrale Anschlußeinheit CU erfolgt durch einen Lichtwel­ lenleiter.

Für eine derartige Punkt-zu-Multipunkt-Übertragung werden Zeitmultiplexübertragungsverfahren eingesetzt, von denen das TDMA-Verfahren (Time Division Multiple Access) zur burstarti­ gen Übertragung des Digitalsignals von den als Sendeeinrich­ tungen betriebenen Teilnehmer-Anschlußeinheiten DU1 . . . DUm zu der als Empfangseinrichtung betriebenen zentralen Anschluß­ einheit CU vorgesehen ist. In der Gegenrichtung von der zen­ tralen Anschlußeinheit CU zu den Teilnehmer-Anschlußeinheiten DU1 . . . DUm kann die Übertragung des Digitalsignals gemäß dem TDM-Verfahren (Time Division Multiplex) im Basisband erfol­ gen.

Fig. 2 zeigt das Prinzipschaltbild des für die Anbindung an das passive optische Übertragungsnetz notwendigen Teils der Teilnehmer-Anschlußeinheit DU1. Im Empfangszweig weist die Teilnehmer-Anschlußeinheit DU1 eine Serienschaltung auf, be­ stehend aus einem PIN-Fotodioden-Empfänger PD, einem Verstär­ ker VR, einem Tiefpaßfilter LPR und einer Abtasteinrichtung SO einschließlich eines Schwellwertentscheiders. Aus dem vom Empfänger PD detektierten, durch den Verstärker VR verstärk­ ten und vom Tiefpaßfilter LPR basisbandgefilterten Digitalsi­ gnal wird von einer an den Ausgang des Tiefpaßfilters LPR an­ geschalteten Taktrückgewinnungseinrichtung CL ein Taktsignal regeneriert und an die Abtasteinrichtung SO zur phasenrich­ tigen Abtaktung des zugeführten Digitalsignals abgegeben.

Die Übertragung des Digitalsignals von der Teilnehmer-An­ schlußeinheit DU1 zur zentralen Anschlußeinheit gemäß dem TD- MA-Verfahren erfolgt mittels eines sendeseitig mit dem Digi­ talsignal modulierten elektrischen Trägersignals. Zur sende­ seitigen Erzeugung des phasenmodulierten Trägersignals kann das im Empfangszweig aus dem basisbandgefilterten Digital­ signal abgeleitete Taktsignal verwendet werden.

Die Trägerfrequenz f_T genügt der Gleichung f_T = k f_B und be­ trägt somit ein ganzzahliges Vielfache (k = 1, 2, . . . ) der Übertragungsbitrate f_B. Bei einer Übertragungsbitrate des Teilnehmeranschlußsystems von f_B = 70 Mbit/s ergibt sich für das Trägersignal eine Trägerfrequenz f_T = 140 MHz bei k = 2, eine Trägerfrequenz f_T = 280 MHz bei k = 4 usw. Das von der Taktrückgewinnungseinrichtung CL erzeugte Taktsignal wird auch einer Frequenzumsetzeinrichtung FM zugeführt, von der die Trägerfrequenz f_T entsprechend der oben genannten Vor­ schrift generiert und einem im Sendezweig der Teilnehmer-An­ schlußeinheit DU1 angeordneten Modulator MOD zugeführt wird.

Als digitales Modulationsverfahren wird beispielsweise das differentielle Zweiphasenmodulationsverfahren (2-DPSK, Dif­ ferential Phase Shift Keying) verwendet, bei dem die Infor­ mation nicht in der absoluten Phasenlage, sondern im Phasen­ wechsel liegt. Wegen der Verwendung der differentiellen Phasenmodulation ist dem Modulator MOD im Sendezweig eine Codiereinrichtung COD vorangeschaltet. Das am Ausgang des Modulators MOD abgegebene, mit dem Digitalsignal modulierte Trägersignal wird einer Serienschaltung, bestehend aus einem Hochpaß HPT, einem Verstärker VT und einem Laser LT, zuge­ führt. Der Laser LT dient dabei der elektro-optischen Umset­ zung des hochpaßgefilterten und verstärkten modulierten Trägersignals für die anschließende optische Übertragung durch einen Lichtwellenleiter.

Fig. 3 zeigt das Prinzipschaltbild des für die Anbindung an das passive optische Übertragungsnetz notwendigen Teils der zentralen Anschlußeinheit CU. Im Sendezweig weist die zen­ trale Anschlußeinheit CU zur Übertragung eines Digitalsignals in Richtung zu den Teilnehmer-Anschlußeinheiten eine Reihen­ schaltung auf, bestehend aus einem Tiefpaßfilter LPT zur Störsignalunterdrückung, einem Verstärker VT und einem Laser LT zur elektro-optischen Umsetzung des tiefpaßgefilterten und verstärkten Digitalsignals für die anschließende optische Übertragung durch den Lichtwellenleiter.

Nach der optischen Basisband-Übertragung des Digitalsignals gemäß dem TDM-Verfahren durch das passive optische Übertra­ gungsnetzwerk erfolgt im Empfangszweig der ausgewählten Teil­ nehmer-Anschlußeinheit die Weiterverarbeitung des eintref­ fenden Digitalsignals gemäß Fig. 2.

Im Empfangszweig der zentralen Anschlußeinheit CU ist zu­ nächst eine Serienschaltung angeordnet, bestehend aus einem Avalange-Fotodioden-Empfänger APD, einem Verstärker VR, einem Bandbaßfilter BPR und einer Amplitudenregeleinrichtung AGC. Die Amplitudenregeleinrichtung AGC ist wegen der unter­ schiedlichen Amplituden der Datenblöcke (bursts) erforder­ lich, um den Eingangspegel des an die Serienschaltung ange­ schalteten digitalen Hochfrequenz-Demodulators DEM auf den optimalen Arbeitsbereich einzustellen.

Dem Eingang des Demodulators DEM wird das mittels der diffe­ rentiellen Zweiphasenmodulation modulierte Trägersignal DPSKM zugeführt. Der Demodulator DEM besteht aus einer Parallel­ schaltung eines Multiplizierers M zur Ableitung des Digital­ signals aus dem modulierten Trägersignal DPSKM und einem Verzögerungselement T, dessen Ausgang mit einem Eingang des Multiplizierers M verbunden ist. Ein parallel zum Demodulator angeordnetes Quadrierglied QU sorgt für eine nicht-lineare Aufbereitung des ursprünglichen Trägersignals.

An den Ausgang des Multiplizierers M ist ein Tiefpaßfilter LP angeschaltet, das das demodulierte Digitalsignal DI liefert. An den Ausgang des Quadrierglieds QU ist ein Bandpaßfilter BP angeschaltet, der das doppelte Trägersignal rückgewinnt.

Aus dem abgeleiteten doppelten Trägersignal wird ein Taktsi­ gnal T0 erzeugt, das ein ganzzahliges Vielfache der Übertra­ gungsbitrate f_B beträgt. Im vorliegenden Beispiel weist das Taktsignal T0 gemäß oben genannter Vorschrift eine vierfach höhere Frequenz auf. Wegen der nicht eindeutig festgelegten zeitlichen Zuordnung des Taktsignals T0 zum abzutaktenden Digitalsignal DI werden mehrere Hilfstaktsignale T1, T2, T3 und T4 mit jeweils 90° gegeneinander verschobenen Taktpha­ senlagen aus dem Taktsignal T0 abgeleitet.

Zur Erzeugung der Hilfstaktsignale T1 und T3 ist eine erste Serienschaltung, bestehend aus einer ersten Kippstufe FF1 und einer zweiten Kippstufe FF2, vorgesehen, während die Hilfstaktsignale T2 und T4 sich aus einer zweiten Serien­ schaltung, bestehend aus der ersten Kippstufe FF1 und einer dritten Kippstufe FF3, gewinnen lassen. Der das Taktsignal T0 führende Ausgang des Bandpaßfilters BP ist mit dem Taktein­ gang der ersten Kippstufe FF1 verbunden.

Bei der ersten Serienschaltung ist der Datenausgang Q der ersten Kippstufe FF1 auf den Takteingang der zweiten Kipp­ stufe FF2 geführt, während bei der zweiten Serienschaltung der invertierte Datenausgang der ersten Kippstufe FF1 an den Takteingang der dritten Kippstufe FF3 angeschlossen und an den Dateneingang D der ersten Kippstufe FF1 rückgekoppelt ist. Der Datenausgang Q der zweiten Kippstufe FF2 ist an den Dateneingang D der dritten Kippstufe FF3 geführt. Der inver­ tierte Datenausgang der zweiten Kippstufe ist in gleicher Weise wie bei der ersten Kippstufe FF1 an den eigenen Daten­ eingang D rückgekoppelt. Die Datenausgänge Q der zweiten Kippstufe FF2 und der dritten Kippstufe FF3 liefern die Hilfstaktsignale T1 und T2, während die invertierten Daten­ ausgänge der beiden Kippstufen FF2 und FF3 die beiden Hilfstaktsignale T3 und T4 abgeben.

Für den Fall, daß allgemein n (n < 4) Hilfstaktsignale mit einer entsprechenden 360°/n-Rasterung der jeweiligen Taktpha­ senlagen abgeleitet werden, ist die vorliegende Schaltung zur Ableitung der n Hilfstaktsignale durch weitere Kippstufen zu ergänzen. Die im vorliegenden Beispiel gewählten Kippstufen FF1 . . . FF3 bestehen aus taktgesteuerten D-Flipflops. An deren Stelle könnten jedoch äquivalente Kippstufen mit entsprechen­ den invertierten und nicht invertierten Ausgängen verwendet werden.

Das durch Demodulation und Tiefpaßfilterung empfangsseitig gewonnene Digitalsignal DI und eines der Hilfstaktsignale T1 . . . T4 werden jeweils parallel geschalteten Abtasteinrich­ tungen S1, S2, S3 und S4, die an das Tiefpaßfilter LP ange­ schlossen sind, als Eingangssignale zugeführt. Auf diese Weise läßt sich von der Abtasteinrichtung S1 das zugeführte Digitalsignal DI durch das Hilfstaktsignal T1 mit der Phasen­ lage 0° abtakten, von der Abtasteinrichtung S2 das zugeführte Digitalsignal DI durch das Hilfstaktsignal T2 mit der Phasen­ lagen 90° abtakten, von der Abtasteinrichtung S3 das zuge­ führte Digitalsignal DI durch das Hilfstaktsignal T3 mit der Phasenlagen 180° abtakten und von der Abtasteinrichtung S4 das zugeführte Digitalsignal DI durch das Hilfstaktsignal T4 mit der Phasenlage 270° abtakten. An den jeweiligen Ausgängen der Abtasteinrichtungen S1 . . . S4 entstehen individuelle Digi­ talsignale D1, D2, D3 und D4.

Die individuellen Digitalsignale D1 . . . D4 und die Hilfstaktsi­ gnale T1 . . . T4 bilden die Eingangssignale einer den Abtastein­ richtungen S1 . . . nachgeschalteten Steuer- und Vergleichslogik SVL. Die Steuer- und Vergleichslogik SVL weist mehrere Spei­ cher BF1, BF2, BF3 und BF4 auf, in die die individuellen Di­ gitalsignale D1 . . . D4 eingeschrieben werden. Die Ausgänge der Speicher BF1 . . . BF4 sind auf die Eingänge eines Auswahlschal­ ters AWS geführt, von dem in Abhängigkeit eines von einer Steuereinrichtung ST bereitgestellten Steuersignals eines der in den Speichern BF1 . . . BF4 enthaltenen individuellen Digi­ talsignale D1 . . . D4 ausgelesen und an seinen Ausgang durchge­ schaltet wird. Gemeinsam mit der Durchschaltung des indivi­ duellen Digitalsignals D . . . erfolgt durch die Steuereinrich­ tung ST eine Auswahl des zum individuellen Digitalsignal D . . . gehörigen Hilfstaktsignals T . . . aus allen Hilfstaktsignalen T1 . . . T4.

Ein Prinzipschaltbild der Steuer- und Vergleichslogik SVL zeigt Fig. 4. Sie entscheidet, in welchem Speicher BF1 . . . BF4 das individuelle Digitalsignal gespeichert ist, das für die darin jeweils enthaltene spezielle Bitfolge die größte Übereinstimmung mit einer vorgegebenen Bitfolge BS aufweist. Die vorgegebene Bitfolge BS und die spezielle Bitfolge bestehen aus Kontrollbits KB und KB1, KB2 . . . KB4, die den In­ formationsbits der einzelnen Datenblöcke vorauseilen und/oder nacheilen können. Darüber hinaus besteht die Möglichkeit, zwischen den Informationsbits weitere Kontrollbits einzufü­ gen. Die spezielle Bitfolge BS ist in einem Register oder mehreren Registern RG1, RG2 . . . RG4 gespeichert.

Der Vergleich des Speicherinhalts von Speicher BF1 mit der im Register RG1 enthaltenen vorgegebenen Bitfolge BS, die bezüg­ lich Inhalt und zeitlichem Auftreten der Empfangseinrichtung bekannt ist, erfolgt durch einen Komparator CP1. In gleicher Weise werden parallel dazu die Speicherinhalte der Speicher BF2 . . . BF4 mit der in den Registern RG2 . . . RG4 gespeicherten vorgegebenen Bitfolge BS durch weitere, parallel geschaltete Komparatoren CP2 . . . CP4 verglichen.

Die Komparatoren CP1 . . . CP4 liefern Vergleichsergebnisse V1, V2 . . . V4, die eine Übereinstimmung der Kontrollbits KB1 . . . KB4 in den individuellen Digitalsignalen D1 . . . D4 mit den Kon­ trollbits KB der vorgegebenen Bitfolge BS anzeigen. Die Kontrollbits der individuellen Digitalsignale, die den Kon­ trollbits der vorgegebenen Bitfolge am nächsten kommen, legen das individuelle Digitalsignal mit der günstigsten Taktpha­ senlage fest.

Für den Fall, daß die Steuereinrichtung ST anhand der von den Komparatoren CP1 . . . CP4 übermittelten Vergleichsergebnisse V1 . . . V4 eine Übereinstimmung mehrerer Speicher- und Regi­ sterinhalte bezüglich der Kontrollbits feststellt, erfolgt die Auswahl des Hilfstaktsignals T . . . und des zugehörigen in­ dividuellen Digitalsignals D . . . durch die Steuer- und Aus­ wahllogik SVL folgendermaßen:
Sind die Speicherinhalte von drei Speichern als richtig er­ kannt worden, so wird das im zeitlich mittleren Speicher ge­ speicherte individuelle Digitalsignal ausgelesen und vom Auswahlschalter AWS an den Ausgang durchgeschaltet sowie das zugehörige Hilfstaktsignal von der Steuereinrichtung ST zur Verfügung gestellt.

Bei Vorliegen einer Identität von zwei oder vier Speicherin­ halten bezüglich der Kontrollbits wird zusätzlich die Lage der Signalflanken der einzelnen Informationsbits in den in­ dividuellen Digitalsignalen ausgewertet. Zu diesem Zweck sind mit der Steuereinrichtung ST weitere Komparatoren CP12, CP23, CP34, und CP41 verbunden, die Vergleichsergebnisse V12, V23, V34 und V41 an diese abgeben. Die Vergleichsergebnisse V12 . . . V41 resultieren aus dem jeweiligen Vergleich der Spei­ cherinhalte der Speicher BF1 . . . BF4 untereinander.

So wird vom Komparator CP12 die in den Speichern BF1 und BF2 enthaltenen individuellen Digitalsignale D1 und D2, vom Komparator CP23 die in den Speichern BF2 und BF3 enthaltenen individuellen Digitalsignale D2 und D3, . . . und vom Komparator CP41 die in den Speichern BF4 und BF1 enthaltenen individuel­ len Digitalsignale D4 und D1 miteinander verglichen. Die Vergleichsergebnisse V12 . . . V41 können zur Auswahl des Hilfstaktsignals T . . . und des zugehörigen individuellen Digitalsignals D . . . zusätzlich zu den Vergleichsergebnissen V1 . . . V4 von der Steuereinrichtung ST berücksichtigt werden.

Von der Steuereinrichtung ST werden jeweils die Abtastwerte zweier benachbarter Abtastzeitpunkte miteinander verglichen und abhängig vom Vergleichsergebnis der Zählerstand von den Speichern BF1 . . . BF4 zugeordneten Zählereinrichtungen bei Ungleichheit der beiden Abtastwerte um Eins erhöht.

Die Zählerendstände aller Zählereinrichtungen werden ausge­ wertet, um eine Entscheidung für einen der Speicher mit dem am günstigsten abgetakteten individuellen Digitalsignal zu treffen. Der Phasenabschnitt mit dem geringsten Zählerstand entspricht mit größter Wahrscheinlichkeit der gewünschten Bitmitte und somit der optimalen Taktphase. Als günstigstes Taktsignal wird das gewählt, das zwischen den Phasenabschnit­ ten mit den niedrigsten Zählerständen liegt.

Für den Fall, daß eine Übereinstimmung bezüglich der Kon­ trollbits für genau einen Speicherinhalt festgestellt wird, liefert die Steuer- und Auswahllogik SVL an ihren Ausgängen das entsprechende Hilfstaktsignal und das in den Speicher eingeschriebene zugehörige individuelle Digitalsignal. Wird kein Speicherinhalt als richtig erkannt, so wird das im Hinblick auf die vorgegebene Bitfolge BS am nächsten kommende individuelle Digitalsignal aus dem entsprechenden Speicher ausgelesen und, falls erforderlich, zusammen mit einem einen Fehler anzeigenden Steuerzeichen weitergeleitet.

Die maximale Speichertiefe der Speicher BF1 . . . BF4 liegt bei­ spielsweise bei < 300 Bit, was einer maximalen Burstlänge von 35 Bytes und einer Reserve von < 20 Bit entspricht. Die digi­ tale Steuer- und Vergleichslogik SVL ermöglicht nach Identi­ fizieren der "run-in"-Kontrollbits und unter Berücksichtigung der Burstlänge eine kontinuierliche Überprüfung der im Digitalsignal enthaltenen speziellen Bitfolge anhand der vor­ gegebenen Bitfolge BS während des Einlesens der "run-out"- Kontrollbits. Auf diese Weise kann die Auswahl des Hilfstakt­ signals T . . . und des zugehörigen individuellen Digitalsignals D . . . bereits mit Einlesen des letzten "run-out"-Kontrollbits oder kurz danach getroffen werden.

Die Speicher BF1 . . . BF4, die Komparatoren CP1 . . . CP4, CP12 . . . CP41, der Auswahlschalter AWS und die Steuereinrich­ tung ST können in CMOS-Technik realisiert werden. Da auch die Abtasteinrichtungen S1 . . . S4 und die Kippstufen FF1 . . . FF3 in integrierter Form herstellbar sind, ist der technische Aufwand für eine rein digitale Entscheidungslogik zur siche­ ren frequenz- und phasenrichtigen Regeneration des Digital­ signals und zur Rückgewinnung des Taktsignals im Empfangs­ zweig der zentralen Anschlußeinheit relativ gering.

Fig. 5 zeigt ein Zeitdiagramm mit den aus dem Taktsignal T0 abgeleiteten Hilfstaktsignalen T1 . . . T4 und den aus dem emp­ fangsseitig rückgewonnen Digitalsignal DI durch Abtaktung mit den Hilfstaktsignalen T1 . . . T4 sich ergebenden individuellen Digitalsignalen D1 . . . D4.

Aus dem empfangsseitig vom rückgewonnenen Trägersignal ab­ geleiteten Taktsignal T0, das für vorliegendes Beispiel die vierfache Frequenz der Übertragungsbitrate aufweist, ent­ stehen das Hilfstaktsignal T1 mit der Phasenlage 0°, das zum Hilfstaktsignal T1 inverse Hilfstaktsignal T3 mit der Takt­ phasenlage 180°, das Hilfstaktsignal T2 mit der Taktphasenla­ ge 90° und das zum Hilfstaktsignal inverse Hilfstaktsignal T4 mit der Taktphasenlage 270°. Durch Abtakten des empfangs­ seitig regenerierten Digitalsignals DI mit der jeweils po­ sitiven Signalflanke der Hilfstaktsignale T1 . . . T4 ergeben sich die individuellen Digitalsignale D1 . . . D4, deren positive Signalflanke gegenüber den positiven Signalflanken der Hilfstaktsignale T1 . . . T4 durch Abtastung und Schwellenent­ scheidung in den einzelnen Abtasteinrichtungen zeitlich verzögert sind.

Claims (10)

1. Verfahren zur Übertragung eines Digitalsignals (DI), aus dem empfangsseitig durch Abtasten mit n (n2) Hilfstaktsigna­ len (T1 . . . T4), deren Taktphasenlagen jeweils um 360°/n ge­ geneinander verschobenen sind, n individuelle Digitalsignale (D1 . . . D4) abgeleitet werden, von denen ein individuelles Di­ gitalsignal (D . . . ) ausgewählt wird, dadurch gekennzeichnet,
daß sendeseitig ein Trägersignal (TR) mit dem eine spezielle Bitfolge enthaltenden Digitalsignal (DI) moduliert wird, daß empfangsseitig aus dem Trägersignal ein Taktsignal (T0) ermittelt wird und daraus die n Hilfstaktsignale (z. B. T1 . . . T4) abgeleitet werden,
daß die individuellen Digitalsignale (z. B. D1 . . . D4) jeweils mit einer vorgegebenen Bitfolge (BS) verglichen werden und
daß das Hilfstaktsignal (T . . . ) und das zugehörige individu­ elle Digitalsignal (D . . . ) ausgewählt werden, das für die darin enthaltene spezielle Bitfolge die größte Übereinstim­ mung mit der vorgegebenen Bitfolge (BS) aufweist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Auswahl des Hilfstaktsignals (T . . . ) und des zugehöri­ gen individuellen Digitalsignals (D . . . ) die zeitliche Lage von Signalflanken der individuellen Digitalsignale (z. B. D1 . . . D4) herangezogen wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Auswahl des Hilfstaktsignals (T . . . ) und des zugehöri­ gen individuellen Digitalsignals (D . . . ) zusätzlich Vergleiche aller individuellen Digitalsignale untereinander herangezogen werden.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß als Digitalsignal (DI) Datenblöcke übertragen werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß in den Datenblöcken die vorgegebene Bitfolge (BS) und eine spezielle Bitfolge von Kontrollbits (KB und KB1, KB2 . . . KB4) gebildet wird.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine differentielle Zweiphasenmodulation verwendet wird.

7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Hilfstaktsignale (T1 . . . T4) mit jeweils um 90° zueinander verschobenen Taktphasenlagen verwendet werden (n = 4).

8. Anordnung zur Übertragung eines Digitalsignals (DI) mit einer Empfangseinrichtung (CU), die Mittel (z. B. FF1 . . . FF3) zur Erzeugung von n(n2) Hilfstaktsignalen (z. B. T1 . . . T4), deren Taktphasenlagen jeweils um 360°/n gegeneinander ver­ schoben sind, und Mittel (z. B. S1 . . . S4) zur Erzeugung von n individuellen Digitalsignalen (z. B. D1 . . . D4) durch Abtasten des Digitalsignals (DI) mit den Hilfstaktsignalen (z. B. T1 . . . T4) und Mittel (AWS) zur Auswahl eines individuellen Digitalsignals (D . . . ) aufweist, dadurch gekennzeichnet,
daß in einer Sendeeinrichtung (DUT) ein Modulator (MOD) zur Modulation eines Trägersignals (TR) mit dem eine spezielle Bitfolge aufweisenden Digitalsignal (DI) vorgesehen ist,
daß in der Empfangseinrichtung (CU) Mittel (DEM, BP) zur Rückgewinnung des Trägersignals und zur Ableitung eines Taktsignals (T0) aus dem Trägersignal vorgesehen sind, an die die Mittel (z. B. FF1 . . . FF3) zur Erzeugung der n individuellen Digitalsignale (z. B. D1 . . . D4) angeschaltet sind und
daß die n Hilfstaktsignale (z. B. T1 . . . T4) und die n individu­ ellen Digitalsignale (z. B. D1 . . . D4) einer Steuer- und Ver­ gleichslogik (SVL) zugeführt sind, die durch Vergleich der n individuellen Digitalsignale (z. B. D1 . . . D4) mit jeweils einer vorgegebenen Bitfolge (BS) eine Auswahl des Hilfstaktsignals (T . . . ) und des zugehörigen individuellen Digitalsignals (D . . . ) trifft, das für die darin enthaltene spezielle Bitfolge die größte Übereinstimmung mit der vorgegebenen Bit­ folge (BS) aufweist.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet,
daß die Mittel zur Erzeugung der Hilfstaktsignale (z. B. T1 . . . T4) mit jeweils um 90° gegeneinander verschobenen Taktphasenlagen eine erste Kippstufe (FF1), deren Takteingang mit dem aus dem rückgewonnenen Trägersignal abgeleiteten Taktsignal (T0) beschaltet ist, und an die erste Kippstufe (FF1) angeschaltete zweite und dritte Kippstufen (FF2 und FF3), deren Datenausgänge (Q, ) die Hilfstaktsignale (z. B. T1 . . . T4) abgeben, aufweisen,
daß der Datenausgang (Q) der ersten Kippstufe (FF1) dem Takt­ eingang der zweiten Kippstufe (FF2) und der invertierte Da­ tenausgang () der ersten Kippstufe (FF1) dem Takteingang der dritten Kippstufe (FF3) zugeführt ist,
daß der Datenausgang (Q) der zweiten Kippstufe (FF2) dem Da­ teneingang (D) der dritten Kippstufe (FF3) zugeführt ist und daß der invertierte Datenausgang () der ersten Kippstufe (FF1) und der invertierte Datenausgang () der zweiten Kipp­ stufe (FF2) jeweils auf deren eigenen Dateneingang (D) rück­ geführt ist.

10. Anordnung nach Anspruch 8 oder 9, dadurch gekennzeichnet,
daß die Steuer-und Vergleichslogik (SVL) Speichermittel (z. B. BF1 . . . BF4) zur Speicherung der n individuellen Digitalsignale (z. B. D1 . . . D4) und Speichermittel (z. B. RG1 . . . RG4) zur Speicherung der vorgegebenen Bitfolge (BS) aufweist,
daß mit den Speichermitteln (z. B. BF1 und RG1, BF2 und RG2; . . . BF4 und RG4) Komparatoren (z. B. CP1 . . . CP4, CP12, CP23, CP34, CP41) zum Vergleich der Speicherinhalte verbunden sind und
daß eine mit den Komparatoren (z. B. CP1 . . . CP4, CP12, CP23, CP34, CP41) verbundene Steuereinrichtung (ST) zur Auswertung der Vergleichsergebnisse (z. B. V1 . . . V4, V12, V23, V34, V41) vorgesehen ist.