DE4232101C2 - Schaltung zum Unterdrücken störender Gleichspannungsanteile von Wechselspannungssignalen - Google Patents

Description

In Meß- und Steuerschaltungen sind oftmals Gleichspan­ nungsanteile, die einem beliebigen Wechselspannungs-Meß- oder Steuersignal überlagert sind, störend. Die einfachste Möglichkeit, hierfür eine kapazitive Trennung vorzusehen, ist oftmals nicht geeignet, sie hat auch den Nachteil, daß dann Gleichspannungsanteile nicht mehr übertragen werden können.

Gleiches gilt für eine bekannte Schaltung, die mit einem digitalen Integralregler arbeitet, der einen digitalen Integrator aufweist und bei dem das Integrationsergebnis zur Erzeugung einer Kompensationsspannung ausgenutzt wird, die einer im Eingangssignal enthaltenen Gleich­ spannungskomponente kompensierend zugeführt wird (DE 31 26 380 A1), denn auch hier wird die Kompensationsspannung im Regelbetrieb kontinuierlich jeweils in der Größe des störenden Gleichspannungsanteils erzeugt und damit wird jeglicher Gleichspannungsanteil fortlaufend vollständig kompensiert.

Es ist daher Aufgabe der Erfindung, eine Schaltung zum Unter­ drücken störender Gleichspannungsanteile an Wechselspan­ nungssignalen zu schaffen, bei welcher trotzdem noch die Übertragung von Gleichspannung und niederfrequenten Signalkomponenten möglich ist.

Diese Aufgabe wird ausgehend von einer Schaltung laut Oberbegriff des Hauptanspruches durch dessen kennzeich­ nende Merkmale gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.

Mit der erfindungsgemäßen Schaltung können nicht nur Gleichspannungsanteile externer Quellen oder systeminterne Gleichspannungs-Offset-Spannungen im Regelbetrieb eliminiert werden, sondern mit der Möglichkeit des Umschaltens von Regelbetrieb auf Steuerbetrieb können selektiv nur bestimmte Gleichspannungsanteile unterdrückt werden, während darüberliegende Gleichspannungsanteile oder niederfrequente Signalanteile hierdurch unbeeinflußt bleiben, es kann somit ein Hochpaß mit der Grenzfrequenz 0 Hz realisiert werden.

Die Erfindung wird im folgenden anhand schematischer Zeichnungen an Ausführungsbeispielen näher erläutert.

Fig. 1 zeigt ein erstes Ausführungsbeispiel einer er­ findungsgemäßen Schaltung zum Unterdrücken störender Gleichspannungsanteile eines Eingangssignal X, das über eine Addierstufe 1 einem bipolar arbeitenden A/D-Wandler 2 von beliebiger Bit-Breite M zugeführt wird. Über die Addierstufe 1 kann ein Regel- bzw. Steuersignal R inver­ tiert (Minuseingang der Addierstufe) zugeführt werden, das über einen Integralregler erzeugt wird, der einen durch den Analogwandler 2, einen durch die Schaltungsteile 3, 4, 5 und 6 gebildeten Integrationsakkumulator sowie einen nachfolgenden D/A-Wandler 8, 9 gebildet ist. Im eingeschwungenen Zustand des Integralreglers kompensiert das Regelsignal R die Gleichspannungskomponente des Eingangssignales X, die Regelspannung R entspricht dabei diesem Gleichspannungsanteil, am Ausgang der Addierstufe 1 entsteht das vom Gleichspannungsanteil befreite analoge Wechselspannungssignal Y.

Sämtliche Schaltungsteile werden aus einem nicht darge­ stellten Taktgeber mit einer Taktfrequenz f betrieben, es wird vorausgesetzt, daß zur Vermeidung von Alia­ sing-Effekten das Eingangssignal des A/D-Wandlers 2 auf f/2 bandbegrenzt ist. Im einfachsten Fall mit M = 1 läßt sich der A/D-Wandler 2 durch eine analoge Komparator­ schaltung mit nachfolgendem D-Flip-Flop realisieren. Das MSB (Most Significant Bit = höchstwertiges Bit des M-Bit umfassenden Datenwortes) am Digitalausgang des A/D-Wandlers 2 wird in einer nachfolgenden synchronen Konverterstufe 3 so in ein Datenwort der Breite N Bit umgewandelt, daß eine logische "0" den Wert -1 und eine logische "1" dem Wert +1 jeweils in Zweier-Komple­ ment-Darstellung entspricht. Die Wortbreite N kann be­ liebige ganzzahlige Werte annehmen, bestimmt jedoch die Genauigkeit der Schaltung im Steuerbetrieb. Das N-bit breite Datenwort in Zweier-Komplement-Darstellung wird dann dem Eingang eines N-bit breiten Akkumulators 4 zu­ geführt und dort im Systemtakt aufintegriert. Eine positive Eingangsspannung X führt zu einer logischen "1" des MSB des A/D-Wandlers 2, so daß der Akkumulator 4 inkrementiert, im Falle einer negativen Eingangsspannung X, welche einer logischen "0" des MSB des A/D-Wand­ ler-Ausgangswortes entspricht, dekrementiert der Akku­ mulator 4. Das Ausgangsdatenwort dieses Akkumulators 4 wird taktsynchron in der Konverterstufe 6 durch Inver­ tierung des Vorzeichen-Bits der Zweier-Komplement-Dar­ stellung wieder in eine Binary-Offset-Darstellung umge­ wandelt und dann über einen als Umschalter wirkenden Datenmultiplexer 7 dem Eingang eines weiteren ebenfalls N-bit breiten Akkumulators 8 zugeführt. Der Akkumulator 8 und der nachgeschaltete Tiefpaß 9 dienen als Digi­ tal/Analog-Wandler für die Ausgangsdatenwerte des als Integrator fungierenden Akkumulators 4. Das Überlauf-Bit (Carry) des Akkumulators 8 wird einem Tiefpaß 9 zugeführt, die Grenzfrequenz des Tiefpasses 9 bestimmt die Bandbreite der Regelung. Die Spannung am Carry-Ausgang des Akku­ mulators 8 wechselt im Falle eines Überlaufs vom Low-Zu­ stand (z. B. 0V) auf den High-Zustand (z. B. 5V). Am Ausgang des Tiefpasses 9 entsteht so je nach Anzahl der Über­ lauf-Bits als Mittelwert eine analoge Regelspannung, die einer Addierstufe 10 zugeführt wird, in welcher die Ausgangsspannung des Tiefpasses 9 um die Hälfte der Spannungsdifferenz U zwischen High- und Low-Zustand des Akkumulators 8 reduziert wird; das Ausgangssignal dieser Addierstufe 10 wird als Regelsignal R der Addierstufe 1 zugeführt. Im eingeschwungenen Zustand der Regelung entspricht die Ausgangsgleichspannung R dem Gleich­ spannungsanteil des Eingangssignales X, fehlt ein solcher Gleichspannungsanteil im Eingangssignal, so ergibt sich am Carry-Ausgang des Akkumulators 8 ein stetiger Wechsel zwischen High- und Low-Zustand und somit am Ausgang der Addierstufe 10 kein Regelsignal R.

Um einen bei extrem langsamer Regelung möglichen Vor­ zeichenwechsel des Ausgangsdatenwortes des Akkumulators 4 bei Überschreitung seines Darstellungsbereiches zu verhindern, ist noch zusätzlich eine Steuerschaltung 5 vorgesehen. In dieser Steuerschaltung 5 wird festgestellt, wann der maximal darstellbare positive bzw. negative Ausgangsdatenwert des Akkumulators 4 erreicht wird. Wird dieser Maximalwert erreicht, so wird der Akkumulator 4 entsprechend dem an der Konverterstufe 3 anliegenden Vorzeichen-Bit des nächsten Eingangswertes so gesperrt, daß ein Überlauf verhindert wird. Auf diese Weise wird eine Umkehrung des Regelsinnes ausgeschlossen.

Das für den Steuerbetrieb notwendige konstante Eingangs­ datenwort für den Akkumulator 8 wird im einfachsten Falle durch ein zusätzliches N-bit-breites Register erzeugt, das unmittelbar am Ausgang des Integrationsakkumulators 4 angeschaltet ist und damit jeweils die momentanen Ausgangsdaten dieses Integrators speichert. Für den Steuerbetrieb wird dann über den Umschalter 7 die Kon­ verterstufe 6 vom Eingang des Akkumulators 8 abgeschaltet und dafür der Ausgang des Registers an den Eingang des Akkumulators 8 angeschaltet.

Vorzugsweise wird das konstante Eingangsdatenwort für den Akkumulator 8 im Steuerbetrieb jedoch ausgehend vom eingeschwungenen Zustand der Regelung durch Ermittlung der Überläufe des Akkumulators 4 während einer Periode von 2^N -Taktzyklen bestimmt.

Diese Bestimmung erfolgt mit Hilfe des Binärzählers 11. Das Zählintervall wird durch den Binärzähler 12 bestimmt, dessen Überlauf (CARRY, CO) den Zählvorgang des Zählers 11 nach 2^N-Taktzyklen stoppt und gleichzeitig die Spei­ cherung des Zählerstands des Zählers 11 im Register 13 steuert. Durch anschließendes Umschalten des Datenpfades des Multiplexers 7 vom Ausgang der Konverterstufe 6 auf den Ausgang des Registers 13 erfolgt der Wechsel vom Regel- in den Steuerbetrieb. Das analoge Ausgangssignal Y entspricht nun dem Eingangssignal X abzüglich des ermittelten, konstanten DC-Wertes R. Eine anschließende Änderung des Gleichspannungsanteils des Eingangssignals erscheint unbeeinflußt im Ausgangssignal Y.

Fig. 2 zeigt ein weiteres Ausführungsbeispiel einer erfindungsgemäßen Schaltung, bei welcher der als Inte­ grator wirkende Akkumulator 4 mit seinen vor- und nach­ geschalteten Konverterstufen 3 und 6 durch einen binären Vorwärts/Rückwärts-Zähler 16 beliebiger Bit-Breite N ersetzt ist, dem eingangsseitig wieder das MSB des A/D-Wandlers 2 zugeführt wird. Dieser Zähler 16 wirkt in diesem Ausführungsbeispiel als Integrationsakkumulator, die übrigen Schaltungsteile entsprechen denjenigen nach Fig. 1. Dem Zähler 16 ist zusätzlich noch eine der Kon­ trollstufe 5 nach Fig. 1 entsprechende Kontroll-Logik 15 zugeordnet, welche wiederum eine Umkehr des Regelsinnes vermeidet.

Claims (5)

1. Schaltung zum Unterdrücken störender Gleichspannungs­ anteile von Wechselspannungssignalen (X) mit einem digitalen Integralregler, mit dem eine mittels eines Integrationsakkumulators (4, 16) und einem nachfolgenden Digital-Analog-Wandler erzeugte analoge Regelspannung (R) in einem den störenden Gleichspannungsanteil kompensierenden Sinne dem Wechselspannungssignal (X) zugeführt wird, dadurch gekennzeichnet, daß zwischen dem Integrationsakkumulator (4, 16) und dem nachfolgenden D/A-Wandler (8, 9) ein Umschalter (7) angeordnet ist, über den in der einen Schalt­ stellung der Ausgang des Integrationsakkumulators (4, 16) und in der anderen Schaltstellung der Ausgang eines einen konstanten Regelspannungswert (R) speichernden Registers (13) mit dem Eingang des D/A-Wandlers (8, 9) verbunden ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Digital-Ana­ log-Wandlung mittels eines weiteren Akkumulators (8) erfolgt, dem eingangsseitig das in einer Konverterstufe (6) gewandelte Ausgangsdatenwort des Integrations­ akkumulators (4, 16) zugeführt wird und dessen Über­ lauf-Ausgang (Carry) mit einem Tiefpaß (9) verbunden ist, dessen analoge Ausgangsspannung als Regelspannung (R) einer Addierstufe (1) zugeführt ist, der das mit dem störenden Gleichspannungsanteil behaftete Wechsel­ spannungssignal (X) zugeführt ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß in dem Register (13) für den Steuerbetrieb derjenige Eingangswert des Akkumulators (8) gespeichert ist, der im geregelten Zustand im Mittel am Eingang des Akkumulators (8) anliegt.

4. Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß mit dem Übertrag-Ausgang (Carry) des N-bit breiten Akku­ mulators (8) ein ebenfalls N-bit breiter Binärzähler (11) verbunden ist, mit dem die Anzahl der Überläufe dieses Akkumulators (8) während einer 2^N-Taktzyklen entsprechenden Zählzeit bestimmt und in einem Register (13) für den Steuerbetrieb gespeichert wird.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Zählzeit durch einen weiteren N-bit breiten Binärzähler (12) bestimmt wird, in welchem 2^N aufeinanderfolgende Taktzyklen des Systemtakts gezählt werden.