DE4228218A1 - Planarisation process for semiconductor substrate layer - applying pressure across entire surface of layer to remove unevenness prior to structuring - Google Patents

Planarisation process for semiconductor substrate layer - applying pressure across entire surface of layer to remove unevenness prior to structuring

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Abstract

A mechanical pressure is applied to all parts of the surface (16) of the layer (14) via a pressure element (6) displaced across the surface. The pressure element may be provided by a fluid column, or by a ball which is rolled across the surface of a conductive layer applied to the surface of the semiconductor substrate prior to structuring so that contact bores formed in the surface of the substrate are filled with the conductive material. A membrane may be inserted between the ball and the applied layer. USE - Removing unevenness in applied semiconductor layer prior to structuring including microelectronics.

Description

Die Erfindung betrifft ein Verfahren zur Planarisierung einer Schicht auf einem Halbleitersubstrat sowie eine Vor­ richtung zur Durchführung des Verfahrens.The invention relates to a method for planarization a layer on a semiconductor substrate and a pre direction to carry out the procedure.

In der Mikroelektronik stellt sich häufig das Problem, daß eine hergestellte Schicht eine zu große Unebenheit ihrer Oberfläche aufweist, meist aufgrund einer unter der Schicht bereits vorhandenen Struktur. Die Schicht muß dann planari­ siert werden, unter anderem weil nachfolgend aufgebrachte Schichten nur dann zuverlässig strukturiert werden können, wenn der Höhenunterschied innerhalb der Fokustiefe des ver­ wendeten lithographischen Systems liegt. Auch können Ätz­ prozesse durch einen nicht planarisierten Untergrund erschwert werden.The problem often arises in microelectronics that a manufactured layer has too great an unevenness of its Has surface, mostly due to an under layer already existing structure. The layer must then be planar be used, among other things because subsequently applied Layers can only be structured reliably if the height difference within the depth of focus of ver used lithographic system. Can also etch processes through a non-planarized surface become more difficult.

Ein Beispiel dafür ist die Mehrlagenverdrahtung von inte­ grierten Schaltungen. Dabei wird normalerweise erst eine erste Verdrahtungsebene durch Aufbringen und Strukturieren eines leitfähigen Materials hergestellt. Anschließend wird eine isolierende Schicht aufgebracht. Sie isoliert die erste von der zweiten Verdrahtungsebene und glättet die durch die erste Verdrahtungsebene erzeugten Unebenheiten. Diese Planarisierung ist wichtig, weil nur auf genügend glattem Untergrund eine zweite Verdrahtungsebene zuverläs­ sig aufgebracht und strukturiert werden kann. In die iso­ lierende Schicht werden Kontaktlöcher geätzt, dann wird die zweite Verdrahtungsebene wiederum durch Aufbringen und Strukturieren eines leitfähigen Materials hergestellt. One example of this is the multi-layer wiring from inte free circuits. Usually only one first wiring level by applying and structuring made of a conductive material. Then will an insulating layer applied. It isolates the first from the second wiring level and smoothes the bumps generated by the first wiring level. This planarization is important because only on enough a second wiring level sig can be applied and structured. In the iso Contact holes are etched, then the second wiring level again by applying and Structuring a conductive material.  

Bei großem Aspektverhältnis ( 1, definiert als Quotient aus Tiefe und Durchmesser) des Kontaktlochs ist es schwie­ rig, die leitenden Schichten konform aufzubringen. Sowohl gesputterte als auch durch Aufdampfen hergestellte Schich­ ten weisen oft eine schlechte Kanten- und Bodenbedeckung in den Kontaktlöchern auf, was u. a. folgenden Problemen führt:With a large aspect ratio (1, defined as the quotient from the depth and diameter) of the contact hole, it is difficult rig to apply the conductive layers compliant. Either sputtered and vapor-deposited layers often have poor edge and bottom coverage in the contact holes on what u. a. following problems leads:

  • - hohe elektrische Widerstände der Kontaktlöcher durch ge­ ringe Schichtdicke des leitenden Materials an der Kontakt­ lochwand- High electrical resistance of the contact holes due to ge rings layer thickness of the conductive material at the contact perforated wall
  • - aus demselben Grund hohe Stromdichten, die zu Ausfällen nach längerer Belastungszeit führen können (sogenannte Elektromigration)- For the same reason, high current densities that lead to failures after a long period of stress (so-called Electromigration)
  • - eine problematische Topographie über den Kontaktlöchern; das Loch wird nicht gefüllt, sondern es bildet sich ein flaschenförmiger Hohlraum (sog. Lunker), der oben offen oder geschlossen sein kann und die Zuverlässigkeit der Schaltung verringert.- a problematic topography above the contact holes; the hole is not filled, it is formed bottle-shaped cavity (so-called blowholes) that open at the top or can be closed and the reliability of the Circuit reduced.

Nach der Strukturierung der zweiten Verdrahtungsebene wird eine planarisierende zweite isolierende Schicht aufgebracht. Dabei können offene Lunker kaum gefüllt werden, ohne daß wieder ein Hohlraum entsteht. Bleibt dagegen ein oben offener Hohlraum nach dem Aufbringen der zweiten iso­ lierenden Schicht zurück, so führt dies zu Problemen bei der Abscheidung und Strukturierung der nächsten Verdrah­ tungsebene.After structuring the second wiring level a planarizing second insulating layer is applied. Open cavities can hardly be filled without another cavity is created. However, stay on top open cavity after applying the second iso layer, this leads to problems the deposition and structuring of the next wiring level.

Zur Planarisierung von Schichten und Auffüllung von Kontakt­ löchern mit einem leitfähigen Material sind u. a. folgende Verfahren bekannt:For planarizing layers and filling contact holes with a conductive material are u. a. the following Process known:

  • - Aufschmelzen des leitenden Materials nach dem Sputtern, beispielsweise durch einen Laserstrahl (s. B. Boeck et al., Proceedings of VLSI Multilevel Interconnection Con­ ference 1990, S. 90 ff.)Melting of the conductive material after sputtering, for example by a laser beam (see B. Boeck et  al., Proceedings of VLSI Multilevel Interconnection Con ference 1990, p. 90 ff.)
  • - Aufbringen des leitenden Materials mittels eines CVD- Verfahrens, welches eine Abscheidung mit erhöhter Kon­ formität ermöglicht (s. W.V.C. Lai et al., L.F.T. Kwakman et al. in "Tungsten and other Advanced Metals for VLSI Applications" 1990, S. 169 ff.).- Application of the conductive material by means of a CVD Process, the deposition with increased Kon formality (see W.V.C. Lai et al., L.F.T. Kwakman et al. in "Tungsten and other Advanced Metals for VLSI Applications "1990, p. 169 ff.).
  • - Ist dieses Material als Leitbahnmaterial ungeeignet, so wird es nach der Abscheidung zurückgeätzt, so daß es nur im Kontaktloch in Form eines Kontaktpfeilers verbleibt (Kontaktlochauffüllung). Oft wird hierfür Wolfram einge­ setzt. Anschließend wird dann das Leitbahnmaterial auf die so planarisierte Oberfläche aufgebracht (s. hierzu T.E. Clarc et al., Proceedings of VLSI Multilevel Inter­ connection Conference 1990, T.E. Clarc et al., S. 478 ff.).- If this material is unsuitable as interconnect material, then it is etched back after deposition, so that it only remains in the contact hole in the form of a contact pillar (Contact hole filling). Tungsten is often used for this puts. Then the interconnect material is opened the surface so planarized is applied (see T.E. Clarc et al., Proceedings of VLSI Multilevel Inter connection conference 1990, T.E. Clarc et al., P. 478 ff.).

Aufgabe der Erfindung ist es, ein einfaches Verfahren zur Planarisierung von Schichten auf einem Halbleitersubstrat anzugeben. Es soll insbesondere zur Planarisierung von lei­ tenden Schichten und zur Auffüllung von Kontaktlöchern geeignet sein. Eine weitere Aufgabe ist die Angabe einer Vorrichtung zur Durchführung des Verfahrens.The object of the invention is to provide a simple method for Planarization of layers on a semiconductor substrate specify. It is intended in particular for the planarization of lei tendency layers and for filling contact holes be suitable. Another task is to provide one Device for performing the method.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein mechanischer Druck auf alle Teile der Oberfläche der zu pla­ narisierenden Schicht mittels eines Druckkörpers ausgeübt wird, sowie durch eine Vorrichtung gemäß Patentanspruch 11.This object is achieved in that a mechanical pressure on all parts of the surface of the pla niarizing layer exercised by means of a pressure body is, and by a device according to claim 11.

Weiterbildungen sind Gegenstand von Unteransprüchen.Further training is the subject of subclaims.

Die Erfindung ist anwendbar bei allen Schichten, die aus einem unter Druck verformbaren Material bestehen. Bei­ spielsweise wird als Leitbahnmaterial meist Aluminium verwendet, welches relativ weich und leicht verformbar ist. Dasselbe gilt für andere Leitbahnmaterialien wie Kupfer oder Gold.The invention is applicable to all layers consisting of  a material deformable under pressure. At for example, aluminum is usually used as the interconnect material used, which is relatively soft and easily deformable. The same applies to other interconnect materials such as copper or gold.

Die Erfindung beruht darauf, die zu planarisierende Schicht nach ihrem Aufbringen durch Kalt- oder Warmverformung mittels eines Druckkörpers zu glätten und bei dem oben erläuterten Beispiel in die Kontaktlöcher zu drücken.The invention is based on the layer to be planarized after being applied by cold or hot working using a pressure hull to smoothen and the above example to press into the contact holes.

Dabei kann der Druck gleichzeitig oder nacheinander auf verschiedene Teile der Oberfläche der zu planarisierenden Schicht ausgeübt werden; entsprechend müssen die Ausmaße des Druckkörpers in Relation zur Oberfläche gewählt wer­ den.The pressure can be applied simultaneously or successively different parts of the surface of the planarized Shift are exercised; the dimensions must correspond accordingly of the pressure body in relation to the surface selected the.

In einer Ausführungsform geschieht dies dadurch, daß als Druckkörper eine Kugel auf der Schichtoberfläche mit einem gewissen Anpreßdruck (typisch einige Kilopond) entlangge­ rollt wird, und zwar auf einer Bahn, die die Planarisierung der gesamten Oberfläche sicherstellt. Auf der waagerechten Oberfläche der Schicht übt die Kugel einen Druck aus, während im Innern des Kontaktlochs kein Druck auf die Metalloberfläche wirkt. Das Schichtmaterial fließt, so daß sich das Kontaktloch schließt.In one embodiment, this is done in that as Pressure body a ball on the layer surface with a certain contact pressure (typically a few kilopond) along is rolling, on a track that is planarizing of the entire surface. On the horizontal Surface of the layer the ball exerts pressure while there is no pressure on the inside of the contact hole Metal surface works. The layer material flows so that the contact hole closes.

Der Druck kann auch mittels eines anderen Druckkörpers als einer Kugel ausgeübt werden. Beispielsweise kann statt der Kugel eine Walze verwendet werden, und es kann eine Membran zwischen die Oberfläche der zu planarisierenden Schicht und den Druckkörper gebracht werden. Eine Membran wird insbeson­ dere dann eingesetzt, wenn als Druckkörper eine unter Druck stehende Flüssigkeit (etwa 1000 atm) verwendet wird, wobei die horizontalen Ausmaße der Flüssigkeitssäule in etwa der zu planarisierenden Oberfläche entsprechen.The pressure can also be a pressure body other than a ball can be exercised. For example, instead of Ball a roller can be used and it can be a membrane between the surface of the layer to be planarized and the pressure body are brought. A membrane in particular then used when a pressure body is one under pressure standing liquid (about 1000 atm) is used, whereby  the horizontal dimensions of the liquid column roughly the correspond to the planarizing surface.

Die Membran muß dabei so fest sein, daß sie nicht in den Hohlraum des Kontaktloches gedrückt wird und nur auf waagerechten Oberflächen Druck auf die zu planarisierende Schicht ausgeübt wird. Auf der anderen Seite muß die Membran sich der sonstigen Topographie des Untergrunds anpassen. Eine Kunststoffolie, insbesondere aus Teflon von geringer Dicke, ist geeignet.The membrane must be so firm that it does not enter the Cavity of the contact hole is pressed and only on horizontal surfaces pressure on the planarized Shift is exercised. On the other hand, the Membrane the other topography of the underground to adjust. A plastic film, especially made of Teflon of small thickness is suitable.

Die Erfindung wird im folgenden anhand eines in den Zeich­ nungen dargestellten Ausführungsbeispiels näher erläutert. Es zeigenThe invention is based on one in the drawing Solutions illustrated embodiment explained in more detail. Show it

Fig. 1 Eine Vorrichtung zur Durchführung des erfinderischen Verfahrens in schematischer Darstellung, Fig. 1 shows a device for carrying out the inventive process in schematic representation,

Fig. 2 und 3 einen Querschnitt durch ein Halbleitersubstrat vor und nach Durchführung des erfinderischen Verfah­ rens. Fig. 2 and 3 a cross section through a semiconductor substrate before and after carrying out the inventive procedural proceedings.

Fig. 1 zeigt eine bevorzugte Ausführungsform der erfindungs­ gemäßen Vorrichtung. Ein Halbleitersubstrat 1 ruht auf einer Halteeinrichtung 2, welche bezüglich einer Grundplat­ te 3 der gesamten Anordnung beispielsweise durch Schrittmo­ tore (nicht dargestellt) horizontal verschoben werden kann. Als Halteeinrichtung 2 findet insbesondere ein sogenannter x-y-Tisch Verwendung. Der Halteeinrichtung 2 gegenüber ist eine Andruckplatte 4 angeordnet, welche in einer Führung 5 so gelagert ist, daß sie nur vertikale Bewegungen ausführen kann. Zwischen der Halteeinrichtung 2 und der Andruckplatte 4 befindet sich eine Kugel 6 als Druckkörper, beispiels­ weise eine Kugellagerkugel von etwa 5 mm Durchmesser. Fig. 1 shows a preferred embodiment of the device according to the Invention. A semiconductor substrate 1 rests on a holding device 2 , which can be moved horizontally with respect to a base plate 3 of the entire arrangement, for example by step motors (not shown). A so-called xy table is used in particular as the holding device 2 . A pressure plate 4 is arranged opposite the holding device 2 , which is mounted in a guide 5 so that it can only perform vertical movements. Between the holding device 2 and the pressure plate 4 there is a ball 6 as a pressure body, for example a ball bearing ball of about 5 mm in diameter.

Mit einem einstellbaren Druck, beispielsweise vermittels eines Gewichtes 7, wird die Andruckplatte 4 über die Kugel 6 gegen die Haltevorrichtung 2 bzw. das Halbleitersubstrat 1 gedrückt. Andruckplatte 4, Führung 5 und Gewicht 7 bil­ den zusammen eine Ausdruckeinrichtung.With an adjustable pressure, for example by means of a weight 7 , the pressure plate 4 is pressed via the ball 6 against the holding device 2 or the semiconductor substrate 1 . Pressure plate 4 , guide 5 and weight 7 together form a printing device.

Die gesamte Anordnung befindet sich in einer evakuierbaren Kammer 8, die durch die Grundplatte 3 und eine Haube 9 ge­ bildet wird.The entire arrangement is in an evacuable chamber 8 , which is formed by the base plate 3 and a hood 9 ge.

In der Ruheposition liegt die Kugel 6 in einer Vertiefung 10 des Tisches 2. Zur Durchführung des erfindungsgemäßen Verfahrens wird nach Einlegen des Halbleitersubstrats 1 und Evakuieren der Kammer 8 die Kugel 6 durch Verfahren des Ti­ sches 2 aus der Ruheposition über den Substratrand auf das Halbleitersubstrat 1 gerollt. Rollt die Kugel über das Halbleitersubstrat, so hinterläßt sie eine planarisierte Spur einer gewissen Breite. Die Bewegung des Tisches 2 er­ folgt so, daß jeder Punkt der Oberfläche der zu planarisie­ renden Schicht mindestens einmal von dieser Spur überdeckt wird, die gesamte Oberfläche also planarisiert wird. Die Spur kann beispielsweise spiralförmig oder als Linienraster über das Halbleitersubstrat verlaufen. Die Spurbreite wird im wesentlichen durch den eingestellten Druck und die Ver­ formbarkeit der zu planarisierenden Schicht bestimmt. Wenn die gesamte zu planarisierende Oberfläche von der Spur über­ deckt ist, wird die Kugel 6 über den Substratrand in die Ruheposition 10 zurückgefahren und das Halbleitersubstrat entnommen.In the rest position, the ball 6 lies in a recess 10 in the table 2 . To carry out the method according to the invention, after inserting the semiconductor substrate 1 and evacuating the chamber 8, the ball 6 is rolled over the substrate edge onto the semiconductor substrate 1 by moving the Ti cal 2 from the rest position. If the ball rolls over the semiconductor substrate, it leaves a planarized track of a certain width. The movement of the table 2 it follows so that each point of the surface of the layer to be planarized is covered at least once by this track, so the entire surface is planarized. The track can, for example, run in a spiral or as a line grid over the semiconductor substrate. The track width is essentially determined by the set pressure and the deformability of the layer to be planarized. When the entire surface to be planarized is covered by the track, the ball 6 is moved back over the substrate edge into the rest position 10 and the semiconductor substrate is removed.

Fig. 2: Auf dem Halbleitersubstrat 1 sind wie eingangs erläu­ tert eine erste Verdrahtungsebene 12, eine erste isolierende Schicht 13 und ein leitfähiges Material 14 für eine zweite Verdrahtungsebene, das über ein Kontaktloch 15 an die erste Verdrahtungsebene 12 angeschlossen wird, angeordnet. Selbst­ verständlich können vor Aufbringen der unteren Verdrah­ tungsebene beliebige Verfahrensschritte zur Herstellung integrierter Schaltungen vorgenommen worden sein, so daß zwischen dem Halbleitersubstrat 1 und der unteren Verdrah­ tungsebene 12 bzw. der isolierenden Schicht 13 weitere Schichten angeordnet sein können. Das leitfähige Material 14, welches vorzugsweise noch nicht strukturiert ist, füllt dabei das Kontaktloch 15 nur unvollständig auf und stellt in diesem Beispiel die zu planarisierende Schicht dar. Fig. 2: On the semiconductor substrate 1 , as explained initially, a first wiring level 12 , a first insulating layer 13 and a conductive material 14 for a second wiring level, which is connected to the first wiring level 12 via a contact hole 15 , are arranged. Of course, any process steps for the production of integrated circuits may have been carried out before application of the lower wiring level, so that 13 further layers can be arranged between the semiconductor substrate 1 and the lower wiring level 12 or the insulating layer. The conductive material 14 , which is preferably not yet structured, only incompletely fills the contact hole 15 and in this example represents the layer to be planarized.

Fig. 3: Nach Durchführung des erfindungsgemäßen Verfahrens ist das Kontaktloch 15 vollständig mit dem leitfähigen Ma­ terial 14 aufgefüllt, die Oberfläche 16 des leitfähigen Ma­ terials 14 ist planarisiert. Fig. 3: After performing the method according to the invention, the contact hole 15 is completely filled with the conductive material 14 , the surface 16 of the conductive material 14 is planarized.

In weiteren Ausführungsformen ist vorgesehen, das Halbleiter­ substrat 1 vor bzw. während des Planarisierungsverfahrens auf eine bestimmte, u. a. von der zu planarisierenden Schicht abhängige Temperatur aufzuheizen. Ferner können je nach Ma­ terial Nachbehandlungsschritte, z. B. eine Temperung zur Wie­ derherstellung eines veränderten oder gestörten Kristallge­ füges, vorteilhaft sein.In further embodiments, it is provided that the semiconductor substrate 1 is heated to a certain temperature, inter alia depending on the layer to be planarized, before or during the planarization process. Furthermore, depending on the material Ma post-treatment steps, for. B. tempering to how the manufacture of a modified or disturbed Kristallge add, be advantageous.

In der Umgebung eines Kontaktlochs kann die zu planarisie­ rende Schicht 14 nach der Planarisierung etwas dünner sein, ebenso an hochliegenden Stellen der Topographie. Es ist da­ her vorteilhaft, wenn die Schichtdicke darauf abgestimmt wird und/oder der Untergrund 13 in geeigneter Weise mit einem dem Fachmann geläufigen Verfahren vorher eingeebnet wird.In the vicinity of a contact hole, the layer 14 to be planarized can be somewhat thinner after planarization, as well as at high points in the topography. It is therefore advantageous if the layer thickness is matched to this and / or the substrate 13 is previously leveled in a suitable manner using a method known to the person skilled in the art.

Schließlich ist zu beachten, daß im Untergrund 13 Risse ent­ stehen können, wenn weiter darunterliegende Verdrahtungsebenen 12 aus einem weichen Material bestehen und große Bahnbreiten aufweisen. Der Fachmann weiß, wie dies durch Anpassung der Entwurfsregeln, vor allem Einschränkung der maximal erlaubten Bahnbreite, verhindert werden kann.Finally, it should be noted that cracks may arise in the substrate 13 if further underlying wiring levels 12 consist of a soft material and have large web widths. The person skilled in the art knows how this can be prevented by adapting the design rules, in particular restricting the maximum permitted web width.

Claims (14)

1. Verfahren zur Planarisierung einer Schicht (14) auf einem Halbleitersubstrat (1), dadurch gekennzeichnet, daß ein mechanischer Druck auf alle Teile der Oberfläche (16) der zu planarisierenden Schicht (14) mittels eines Druck­ körpers (6) ausgeübt wird.1. A method for planarizing a layer ( 14 ) on a semiconductor substrate ( 1 ), characterized in that a mechanical pressure on all parts of the surface ( 16 ) of the layer ( 14 ) to be planarized is exerted by means of a pressure body ( 6 ). 2. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß ein Druckkörper (6) mit in etwa der Oberfläche (16) entsprechenden Ausmaßen eingesetzt wird und der mechanische Druck gleichzeitig auf die gesamte Oberflä­ che (16) ausgeübt wird.2. The method according to claim 1, characterized in that a pressure body ( 6 ) with approximately the surface ( 16 ) corresponding dimensions is used and the mechanical pressure is simultaneously exerted on the entire surface ( 16 ). 3. Verfahren nach Anspruch 2, dadurch gekenn­ zeichnet, daß als Druckkörper (6) eine Flüssig­ keitssäule verwendet wird.3. The method according to claim 2, characterized in that a liquid speed column is used as the pressure body ( 6 ). 4. Verfahren nach Anspruch 1, dadurch gekenn­ zeichnet, daß ein Druckkörper (6) mit kleineren Ausmaßen als die Oberfläche (16) eingesetzt wird und der mechanische Druck nacheinander auf verschiedene Teile der Oberfläche (16) ausgeübt wird.4. The method according to claim 1, characterized in that a pressure body ( 6 ) with smaller dimensions than the surface ( 16 ) is used and the mechanical pressure is exerted successively on different parts of the surface ( 16 ). 5. Verfahren nach Anspruch 4, dadurch gekenn­ zeichnet, daß als Druckkörper (6) eine Kugel ver­ wendet wird, die auf einer die gesamte Oberfläche (16) be­ deckenden Bahn über die Oberfläche (16) gerollt wird.5. The method according to claim 4, characterized in that a ball is used as the pressure body ( 6 ) ver, which is rolled over a surface covering the entire surface ( 16 ) be over the surface ( 16 ). 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß zwischen den Druckkörper (6) und die Oberfläche (16) eine Membran gebracht wird. 6. The method according to any one of claims 1 to 5, characterized in that a membrane is brought between the pressure body ( 6 ) and the surface ( 16 ). 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß als zu planarisierende Schicht (14) eine unstrukturierte leitende Schicht auf einen strukturierten Untergrund (13) eingesetzt wird.7. The method according to any one of claims 1 to 6, characterized in that an unstructured conductive layer on a structured substrate ( 13 ) is used as the layer to be planarized ( 14 ). 3. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß es bei einer gegenüber Raumtemperatur erhöhten Temperatur durchgeführt wird.3. The method according to any one of claims 1 to 7, characterized characterized that it is opposite one Room temperature elevated temperature is carried out. 9. Verfahren nach einem der Ansprüche 1 bis 8, gekenn­ zeichnet durch die Durchführung in einer Va­ kuumkammer (8).9. The method according to any one of claims 1 to 8, characterized by carrying out in a vacuum chamber ( 8 ). 10. Verfahren nach einem der Anspruche 1 bis 9, gekenn­ zeichnet durch einen Nachbehandlungsschritt.10. The method according to any one of claims 1 to 9, characterized characterized by a post-treatment step. 11. Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 10 mit
  • - einer Halteeinrichtung (2) für das Halbleitersubstrat (1),
  • - einer Andruckeinrichtung (4, 5, 7)
  • - einem Druckkörper (6), der durch die Andruckeinrichtung (4, 5, 7) mit einstellbarem Druck gegen das Halbleiter­ substrat (1) gedrückt wird.
11. The device for performing the method according to one of claims 1 to 10 with
  • - a holding device ( 2 ) for the semiconductor substrate ( 1 ),
  • - a pressure device ( 4 , 5 , 7 )
  • - A pressure body ( 6 ) which is pressed by the pressure device ( 4 , 5 , 7 ) with adjustable pressure against the semiconductor substrate ( 1 ).
12. Vorrichtung nach Anspruch 11, gekennzeich­ net durch eine evakuierbare Kammer (8), in der sich die Halteeinrichtung (2), die Andruckeinrichtung (4) und der Druckkörper (6) befinden.12. The apparatus according to claim 11, characterized by an evacuable chamber ( 8 ) in which the holding device ( 2 ), the pressure device ( 4 ) and the pressure body ( 6 ) are located. 13. Vorrichtung nach einem der Ansprüche 11 bis 12, da­ durch gekennzeichnet, daß die Halte­ einrichtung (2) horizontal gegen den Druckkörper (6) und/oder die Andruckeinrichtung (4, 5, 7) verschiebbar ist und der Druckkörper (6) kleinere horizontale Ausmaße aufweist als die Oberfläche (16) der zu planarisierenden Schicht (14).13. Device according to one of claims 11 to 12, characterized in that the holding device ( 2 ) horizontally against the pressure body ( 6 ) and / or the pressure device ( 4 , 5 , 7 ) is displaceable and the pressure body ( 6 ) smaller has horizontal dimensions than the surface ( 16 ) of the layer ( 14 ) to be planarized. 14. Vorrichtung nach einem der Ansprüche 11 bis 13, ge­ kennzeichnet durch eine Membran zwi­ schen dem Druckkörper (6) und dem Halbleitersubstrat (1).14. Device according to one of claims 11 to 13, characterized by a membrane between the pressure body's ( 6 ) and the semiconductor substrate ( 1 ).
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2067437A (en) * 1980-01-09 1981-07-30 Sumitomo Metal Ind Method for producing clad steel plate
SU884985A1 (en) * 1980-03-04 1981-11-30 Минский Дважды Ордена Ленина И Ордена Октябрьской Революции Автомобильный Завод Tool for finishing and strengthening treatment of plane surfaces
SU1085789A1 (en) * 1975-06-30 1984-04-15 Проектно-Конструкторское И Технологическое Бюро Целлюлозно-Бумажного Машиностроения Apparatus for working outer surfaces of parts by surface plastic deformation
US4714511A (en) * 1985-02-07 1987-12-22 Fujitsu Limited Method and apparatus for adhering a tape or sheet to a semiconductor wafer
JPH0199216A (en) * 1987-10-13 1989-04-18 Fujitsu Ltd Manufacture of semiconductor device
JPH0199215A (en) * 1987-10-13 1989-04-18 Fujitsu Ltd Manufacture of semiconductor device
US5073518A (en) * 1989-11-27 1991-12-17 Micron Technology, Inc. Process to mechanically and plastically deform solid ductile metal to fill contacts of conductive channels with ductile metal and process for dry polishing excess metal from a semiconductor wafer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1085789A1 (en) * 1975-06-30 1984-04-15 Проектно-Конструкторское И Технологическое Бюро Целлюлозно-Бумажного Машиностроения Apparatus for working outer surfaces of parts by surface plastic deformation
GB2067437A (en) * 1980-01-09 1981-07-30 Sumitomo Metal Ind Method for producing clad steel plate
SU884985A1 (en) * 1980-03-04 1981-11-30 Минский Дважды Ордена Ленина И Ордена Октябрьской Революции Автомобильный Завод Tool for finishing and strengthening treatment of plane surfaces
US4714511A (en) * 1985-02-07 1987-12-22 Fujitsu Limited Method and apparatus for adhering a tape or sheet to a semiconductor wafer
JPH0199216A (en) * 1987-10-13 1989-04-18 Fujitsu Ltd Manufacture of semiconductor device
JPH0199215A (en) * 1987-10-13 1989-04-18 Fujitsu Ltd Manufacture of semiconductor device
US5073518A (en) * 1989-11-27 1991-12-17 Micron Technology, Inc. Process to mechanically and plastically deform solid ductile metal to fill contacts of conductive channels with ductile metal and process for dry polishing excess metal from a semiconductor wafer

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
BOECK, B.A. et.al.: Evaluation of Laser-Plana- rized Second Aluminium for Semiconductor Devices. In: Proceedings of Seventh International VLSI Multilevel Interconnection Conference 1990, pp. 90-96 *
CLARK, T.E. et.al.: Integrated Deposition and Etchback of Tungsten in a Multi-Chamber, Single- Wafer System. In: Proceedings of Seventh Inter- national VLSI Multilevel Interconnection Confe- rence 1990, pp. 478-85 *
DE-H 4128 Ib/49 l - 7.1.1954 *
Gentzsch, G.: Anwendung von Ultraschallschwin- gungen bei Umformverfahren. In: Draht-Welt Düsseldorf, 55 (1969), Nr. 1, S. 22-28 *

Also Published As

Publication number Publication date
DE4228218C2 (en) 1998-12-10

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