DE3911450A1 - INTEGRATED SEMICONDUCTOR CIRCUIT WITH SELECTABLE OPERATING FUNCTIONS - Google Patents

INTEGRATED SEMICONDUCTOR CIRCUIT WITH SELECTABLE OPERATING FUNCTIONS

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Description

Die vorliegende Erfindung betrifft eine integrierte Halblei­ terschaltung und insbesondere einen Schaltungsaufbau zum Erzeugen eines Signals zum Festlegen einer Betriebsfunktion einer integrierten Halbleiterschaltung.The present invention relates to an integrated semi-lead terschaltung and in particular a circuit structure for Generate a signal to establish an operational function an integrated semiconductor circuit.

Neuere Entwicklungen elektronischer Techniken haben verschie­ denste Funktionen mit integrierten Halbleiterschaltungen hervorgebracht. Aus der Sicht der Verbesserung der Produk­ tivität ist es wünschenswert, integrierte Schaltungen auf jeweiligen Chips mit demselben Chipaufbau zu bilden und eine Auswahl gewünschter Funktionen aus verschiedenen Funktionen durch Herstellen von Verbindungen in Master-Slicing-Technik oder durch Verändern von Verbindungen zwischen Anschlußflä­ chen auf einem Chip und den Pinanschlüssen eines Gehäuses bei der Verdrahtung auszuwählen oder festzulegen. Wenn viele Funktionen durch eine solche Auswahltechnik zuwege gebracht werden können, kann der Schaltungsaufbau, der zuvor für jede Funktion ausgeführt wurde, gleichzeitig für eine Mehrzahl von Funktionen vorgesehen werden, und dies ist vom Standpunkt der Verbesserung der Schaltungsentwurfeffizienz wünschens­ wert. Daher wurden Anstrengungen unternommen, um Vielfach­ funktionen durch Verwendung einer Auswahltechnik zuwege zu bringen. Die Master-Slicing-Technik ist eine Technik, bei der, nachdem Transistoren und gemeinsame Verbindungsabschnit­ te auf entsprechenden Chips gebildet worden sind, nur unter­ schiedliche Verbindungsabschnitte für entsprechende Funk­ tionen unter Verwendung unterschiedlicher Masken gebildet werden. Die Bonddrahtauswahltechnik ist eine Technik, bei der der Schaltungsaufbau jeweiliger Chips der gleiche ist und die Verbindung zwischen Anschlußflächen auf einem Chip und Pinanschlüssen eines Gehäuses für jede Funktion beim Verdrahten (wire bonding) während der Montage des Chips ge­ ändert wird.Recent developments in electronic technology have varied functions with integrated semiconductor circuits spawned. From the point of view of product improvement tivity it is desirable to have integrated circuits to form respective chips with the same chip structure and one Selection of desired functions from various functions by making connections using master slicing technique or by changing connections between connection surfaces Chen on a chip and the pin connections of a housing to select or specify when wiring. If many Functions brought about by such a selection technique can be the circuit structure previously for each Function was performed simultaneously for a majority of functions are provided and this is from the standpoint improvement in circuit design efficiency value. Therefore, efforts have been made to multiply functions by using a selection technique bring. The master slicing technique is a technique at the one after transistors and common connection section te have been formed on appropriate chips, only under different connection sections for corresponding radio tion using different masks will. The bond wire selection technique is a technique at that the circuitry of respective chips is the same and the connection between pads on a chip and pin connections of a housing for each function in the Wiring during the assembly of the chip will change.

Insbesondere in den letzten Jahren zeigt sich eine Tendenz, geringfügig unterschiedliche Funktionen für dynamische RAM (DRAM), statische RAM oder dergleichen zu fordern. Dement­ sprechend werden Techniken wie die Master-Slicing- oder die Bonddrahtauswahl-Technik zum Zustandebringen geforderter Funktionen häufig verwendet, um so den Wirkungsgrad bei der Herstellung eines Produktes zu verbessern.In recent years in particular there has been a tendency slightly different functions for dynamic RAM (DRAM), static RAM, or the like. Dement techniques such as master slicing or Bond wire selection technique to accomplish required Features often used to improve efficiency at To improve the manufacture of a product.

Fig. 11 zeigt ein Beispiel eines Aufbaus einer integrierten Halbleiterschaltung, bei der die Auswahl von Funktionen durch eine solche Bonddrahtauswahltechnik erfolgt. In Fig. 11 ist eine Speichereinrichtung, wie etwa ein RAM, als ein Beispiel gezeigt. Gemäß Fig. 11 sind Anschlußflächen (pads) 3 a, 3 b, 3 c, 3 d und 3 e als Verbindungsanschlüsse zum Austauschen von Signalen mit einem externen Abschnitt des Chips und zum Zu­ führen von Spannungsversorgungspotentialen auf Randabschnit­ ten eines Halbleiterchips 1 vorgesehen. Die Anschlußfläche 3 a ist mit einer Leiterbahn 4 eines Gehäuses durch einen Bonddraht 5 verbunden. Die Anschlußfläche 3 c zum Festlegen einer Funktion des Halbleiterspeichers ist mit einer Funk­ tionsanweisungssignalerzeugungsschaltung 6 verbunden, so daß ein Funktionsanweisungssignal von der Funktionsanwei­ sungssignalerzeugungsschaltung 6 an einen Speicherabschnitt 7 geliefert wird. Im einzelnen erzeugt die Funktionsanwei­ sungssignalerzeugungsschaltung 6 Signale vorbestimmter Pegel, von denen jeder davon abhängt, ob die Anschlußfläche 3 c mit dem Leiterbahnanschluß 4 verbunden ist oder nicht, wodurch die Funktion des Speichers 7 wie gewünscht festgelegt wird. Wenn zum Beispiel bei einer Anschlußflächenanordnung eines normalen Chips mit dem in Fig. 11 gezeigten Aufbau zum Bei­ spiel der Anschlußfläche 3 a als der Verbindungsabschnitt und zum Zuführen eines Betriebsversorgungsspannungspotentials ausgebildet ist, ist außerdem die Anschlußfläche 3 b zum Bei­ spiel zum Zuführen eines Massepotentials Vss im allgemeinen in einer der Anschlußfläche 3 a gegenüberliegenden Position angeordnet. Fig. 11 shows an example of a structure of a semiconductor integrated circuit in which the selection of functions by such a bonding wire selection technique. In Fig. 11, a memory device such as a RAM is shown as an example. Referring to FIG. 11 connecting surfaces (pads) 3 a, 3 b, 3 c, 3 d and 3 e as connection terminals lead for exchanging signals with an external portion of the chip and to voltage supply potentials on Randabschnit th of a semiconductor chip 1 is provided. The connection surface 3 a is connected to a conductor track 4 of a housing by means of a bonding wire 5 . The pad 3 c for setting a function of the semiconductor memory is connected to a function instruction signal generating circuit 6 , so that a function instruction signal from the function instruction signal generating circuit 6 is supplied to a memory section 7 . Specifically, the functional signal generating circuit 6 generates signals of predetermined levels, each of which depends on whether the pad 3 c is connected to the conductor terminal 4 or not, thereby determining the function of the memory 7 as desired. If, for example, in a pad arrangement of a normal chip with the structure shown in FIG. 11, for example, the pad 3 a is designed as the connecting section and for supplying an operating supply voltage potential, the pad 3 b is also, for example, for supplying a ground potential Vss im generally arranged in a position opposite the pad 3 a .

Fig. 12 zeigt ein konkretes Beispiel eines Aufbaus zum Er­ zeugen eines Funktionsanweisungssignals durch Auswählen des Bondens der Anschlußflächen während der Verdrahtung, wie dies oben beschrieben ist. Bei dem in Fig. 12 gezeigten Auf­ bau ist es möglich, ein DRAM zu schaffen, der je nach Auswahl der Verdrahtung der Anschlußflächen einen Page-Mode oder einen Nibble-Mode aufweist. Fig. 12 shows a concrete example of a structure for generating a function instruction signal by selecting the bonding of the pads during the wiring, as described above. In the construction shown in FIG. 12, it is possible to create a DRAM which, depending on the selection of the wiring of the connection areas, has a page mode or a nibble mode.

Gemäß Fig. 12 sind eine Anschlußfläche 10 zum Empfangen eines extern angelegten Signals Ext. und ein Puffer 13 zum Erzeugen eines internen Taktsignals INT. RAS bei Empfang des von der Anschlußfläche 10 gelieferten Signals Ext. vorgesehen, die einen Pfad zum Erzeugen von Betriebstaktung der Zeilenauswahl, wie etwa Empfangen und Decodieren einer Zeilenadresse im DRAM, darstellen.Referring to FIG. 12, a pad 10 for receiving an externally applied signal Ext., And a buffer 13 for generating an internal clock signal INT. RAS provided upon receipt of the Ext. Signal provided by pad 10 , which provide a path for generating operational timing of the row selection, such as receiving and decoding a row address in the DRAM.

Ein Pfad zum Erzeugen eines Signals zum Steuern des Betriebs der Spaltenauswahl zum Anlegen einer Taktung zum Empfangen einer Spaltenadresse und zum Decodieren eines Spalte im DRAM weist eine Anschlußfläche 11 zum Empfangen eines extern an­ gelegten Signales Ext. und einen mit der Anschlußfläche 11 verbundenen Puffer 14 zum Erzeugen eines internen Takt­ signals INT. CAS bei Empfang des Signals Ext. auf. A path for generating a signal to control the operation of the column selection to apply a clock to receive a column address and to decode a column in the DRAM has a pad 11 for receiving an externally applied signal Ext. And a buffer 14 connected to the pad 11 Generate an internal clock signal INT. CAS when the Ext. Signal is received.

Ein Pfad zum Setzen eines Betriebsmodes des DRAM weist eine zum Setzen einer Funktion vorgesehene Anschlußfläche 12, eine Modebestimmungssignalerzeugungsschaltung 16 zum Erzeugen eines Modebestimmungssignals mit einem vom Potential der Anschlußfläche 12 unabhängigen Pegel und einen als Antwort auf das interne Signal INT. CAS vom Puffer 14 aktivierten Puffer 15, der ein Nibble-Freigabesignal als Antwort auf einen Signalpegel von der Modebestimmungssignalerzeugungs­ schaltung 16 erzeugt, auf.A path for setting an operating mode of the DRAM has a pad 12 provided for setting a function, a mode determination signal generating circuit 16 for generating a mode determination signal with a level independent of the potential of the pad 12 and one in response to the internal signal INT. CAS from buffer 14 activates buffer 15 , which generates a nibble enable signal in response to a signal level from mode determination signal generation circuit 16 .

Bei dem in Fig. 12 gezeigten Aufbau wird ein Signal zum Setzen des Nibble-Modes erzeugt, wenn die Page-/Nibble-Setz­ anschlußfläche 12 mit dem Spannungsversorgungspotential ver­ bunden ist, und ein Page-Freigabesignal wird erzeugt, wenn die Anschlußfläche 12 nicht mit irgendeinem Abschnitt ver­ bunden ist, das heißt, sich in einem freien Zustand befindet, so daß dem DRAM eine Page-Funktion gegeben ist. Damit ist das Schalten zwischen der Page-Mode-Funktion und der Nibble- Mode-Funktion von der Verbindung der Anschlußfläche 12 ab­ hängig gemacht. Folglich ist der Aufbau der inneren Schaltung des DRAM unverändert, was ermöglicht, den Wirkungsgrad beim Schaltungsentwurf und die Produktivität zu erhöhen.In the structure shown in Fig. 12, a signal for setting the nibble mode is generated when the page / nibble set pad 12 is connected to the power supply potential, and a page enable signal is generated when the pad 12 is not any portion is connected, that is, is in a free state, so that the DRAM is given a page function. Thus the switching between the page mode function and the nibble mode function is made dependent on the connection of the pad 12 . As a result, the internal circuit structure of the DRAM is unchanged, which makes it possible to increase circuit design efficiency and productivity.

Fig. 13 zeigt ein konkretes Beispiel für den Aufbau der in Fig. 12 gezeigten Modebestimmungssignalerzeugungsschaltung. Bei dem Aufbau von Fig. 13 erfolgt das Setzen der Funktion in Abhängigkeit von der Verbindung einer Funktionsbestim­ mungsanschlußfläche 21 mit einem Spannungsversorgungspoten­ tial Vcc. Gemäß Fig. 13 weist die Modebestimmungssignalerzeu­ gungsschaltung einen n-Kanal-MOS-Transistor Q 1 (isoliertes Gate) zum Setzen und Halten eines Potentials einer Eingangs­ signalleitung 30, die mit einer Modebestimmungsanschlußfläche 20 verbunden ist, und einen Inverter mit Transistoren Q 2, Q 3 und Q 4 zum Invertieren des Signalpotentials auf der Ein­ gangssignalleitung 30 und Ausgeben des invertierten Poten­ tials auf. FIG. 13 shows a concrete example of the construction of the mode determination signal generating circuit shown in FIG. 12. In the structure of FIG. 13, the setting of the function depending on the connection of a Funktionsbestim carried mung pad 21 to a power supply Vcc Spoten TiAl. Referring to FIG. 13, the Modebestimmungssignalerzeu supply circuit is an n-channel MOS transistor Q 1 (insulated gate) for setting and holding a potential of an input signal line 30 which is connected to a mode designation terminal surface 20, and an inverter comprising transistors Q 2, Q 3 and Q 4 for inverting the signal potential on the input signal line 30 and outputting the inverted potential.

Der Transistor Q 1 ist mit einem leitenden Anschluß mit der Eingangssignalleitung 30 verbunden, sein Gate ist mit einer Versorgungsleitung 31 für das Spannungsversorgungspotential Vcc verbunden, und ein anderer leitender Anschluß ist mit dem Potential Vss, zum Beispiel als Massepotential, verbun­ den.The transistor Q 1 is connected to the input signal line 30 by a conductive connection, its gate is connected to a supply line 31 for the voltage supply potential Vcc , and another conductive connection is connected to the potential Vss , for example as a ground potential.

Der Inverter weist folgende Transistoren auf: den p-Kanal- MOS-Transistor Q 2, dessen einer leitender Anschluß mit der Spannungsversorgungsleitung 31 verbunden ist und dessen Gate mit dem Potential Vss verbunden ist; den p-Kanal-MOS-Tran­ sistor Q 3, dessen einer leitender Anschluß mit dem anderen leitenden Anschluß des Transistors Q 2 verbunden ist und des­ sen Gate mit der Eingangssignalleitung 30 verbunden ist; den n-Kanal-MOS-Transistor Q 4, dessen einer leitender An­ schluß mit dem anderen leitenden Anschluß des Transistors Q 3 verbunden ist, dessen Gate mit der Eingangssignalleitung 30 verbunden ist und dessen anderer leitender Anschluß mit dem Potential Vss verbunden ist. Das Modebestimmungssignal Φ wird von einem Verbindungsknotenpunkt der Transistoren Q 3 und Q 4 geliefert. Die Spannungsversorgungsleitung 31 ist mit der Spannungsversorgungsanschlußfläche 21 verbunden. Die Anschlußfläche 21 ist mit einem Spannungsversorgungsan­ schluß 26 über einen Bonddraht 23 verbunden. Der Anschluß 26 entspricht einem Leiterbahnanschluß eines Gehäuses und und liefert das Spannungsversorgungspotential Vcc.The inverter has the following transistors: the p-channel MOS transistor Q 2 , one conductive connection of which is connected to the voltage supply line 31 and the gate of which is connected to the potential Vss ; the p-channel MOS transistor Q 3 , one conductive terminal of which is connected to the other conductive terminal of transistor Q 2 and the sen gate of which is connected to the input signal line 30 ; the n-channel MOS transistor Q 4 , one of whose conductive connection is connected to the other conductive connection of the transistor Q 3 , whose gate is connected to the input signal line 30 and whose other conductive connection is connected to the potential Vss . The mode determination signal Φ is supplied from a connection node of the transistors Q 3 and Q 4 . The power supply line 31 is connected to the power supply pad 21 . The pad 21 is connected to a voltage supply circuit 26 via a bonding wire 23 . The connection 26 corresponds to a conductor connection connection of a housing and supplies the voltage supply potential Vcc .

Zunächst wird der Betrieb für den Fall beschrieben, daß sich die Anschlußfläche 20 im offenen Zustand befindet. Hierzu wird auf Fig. 14, die einen Betriebssignalverlauf im offenen Zustand der Anschlußfläche zeigt, Bezug genommen. Wenn eine Systemspannungsversorgung eingeschaltet wird, steigt das Potential auf der Spannungsversorgungsleitung 31, an die das Spannungsversorgungspotential Vcc angelegt wird, an. Als Antwort darauf befindet sich der n-Kanal-MOS-Transistor Q 1 im leitenden Zustand, und das Potential auf der Eingangs­ signalleitung 30 ist auf das Potential Vss gesetzt und wird gehalten. Der die Transistoren Q 2 bis Q 4 aufweisende Inverter invertiert ein Signal mit Niedrigpegel (L, dem Vss-Pegel) auf der Eingangssignalleitung 30 und gibt ein Signal ab. Dementsprechend wird das Modebestimmungssignal Φ geliefert, das nach Ablauf einer Verzögerungszeit im Inverter, nachdem das Spannungsversorgungspotential Vcc angelegt worden ist, ansteigt. Als Antwort auf einen Hochpegel (H) dieses Signals Φ wird ein Betriebsmode zum Beispiel des DRAM gesetzt.First, the operation for the case that the pad 20 is in the open state will be described. For this purpose, reference is made to FIG. 14, which shows an operating signal curve in the open state of the connection area. When a system power supply is turned on, the potential on the power supply line 31 to which the power supply potential Vcc is applied increases. In response, the n-channel MOS transistor Q 1 is in the conductive state, and the potential on the input signal line 30 is set to the potential Vss and is held. The inverter having the transistors Q 2 to Q 4 inverts a low level signal ( L , the Vss level) on the input signal line 30 and outputs a signal. Accordingly, the mode determination signal Φ is supplied, which increases after a delay time in the inverter has elapsed after the voltage supply potential Vcc has been applied. In response to a high level ( H ) of this signal Φ , an operating mode, for example of the DRAM, is set.

Als nächstes wird der Betrieb für den Fall beschrieben, daß die Anschlußfläche 20 mit dem Spannungsversorgungsanschluß 26 verbunden ist, wie dies in Fig. 13 durch die unterbrochene Linie dargestellt ist. Hierzu wird auf Fig. 15, die einen Betriebssignalverlauf für den verbundenen Zustand der An­ schlußfläche zeigt, Bezug genommen. Wenn die Spannungsver­ sorgung eingeschaltet wird, um das Spannungsversorgungspo­ tential Vcc anzulegen, steigen die Potentiale auf der Span­ nungsversorgungsleitung 31 und der Eingangssignalleitung 30 an. Als Antwort auf das Einschalten der Spannungsversor­ gung wird die Eingangssignalleitung 30 bis auf den Vcc-Pegel aufgeladen, und dann wird das Ausgangssignal Φ des Inverters auf das Potential des Niedrigpegels L festgelegt. Der Grund dafür, daß die Eingangssignalleitung 30 auf den Vcc-Pegel aufgeladen wird, ist, daß die vom Stromversorgungsanschluß 26 gelieferte Leistung in wesentlich größerem Maße geliefert wird, als es der Entladefähigkeit des Transistors Q 1 ent­ spricht. Wenn die Anschlußfläche 20 mit dem Stromversorgungs­ anschluß 26 bei diesem Aufbau verbunden ist, fließt Strom durch einen Pfad, der die Stromversorgung Vcc des Anschlusses 26, den Bonddraht, die Anschlußfläche 20, die Eingangssignal­ leitung 30, den Transistor Q 1 und das Potential Vss verbin­ det. Um diesen Strom zu unterdrücken, wird als Transistor Q 1 ein Transistor mit einer möglichst großen Gatelänge und hoher Impedanz (das heißt hohem Durchgangswiderstand) ver­ wendet.Next, the operation in the case where the pad 20 is connected to the power supply terminal 26 , as shown by the broken line in Fig. 13, will be described. For this purpose, reference is made to FIG. 15, which shows an operating signal curve for the connected state of the connection surface. When the voltage supply is turned on to apply the voltage supply potential Vcc , the potentials on the voltage supply line 31 and the input signal line 30 increase . In response to turning on the power supply, the input signal line 30 is charged up to the Vcc level, and then the output signal Φ of the inverter is set to the potential of the low level L. The reason that the input signal line 30 is charged to the Vcc level is that the power supplied by the power supply terminal 26 is supplied to a much greater extent than it speaks to the discharge capability of the transistor Q 1 . When the pad 20 is connected to the power supply terminal 26 in this structure, current flows through a path that connects the power supply Vcc of the terminal 26 , the bonding wire, the pad 20 , the input signal line 30 , the transistor Q 1 and the potential Vss det. In order to suppress this current, a transistor with the largest possible gate length and high impedance (ie high volume resistance) is used as transistor Q 1 .

Damit ist die nur zum Auswählen von Funktionen verwendete Anschlußfläche so vorgesehen und verdrahtet, daß sie im offenen Zustand ist oder auf dem Spannungsversorgungspoten­ tial Vcc liegt, um dadurch einen Funktionsauswahlausgangs­ signalpegel auf den H- bzw. L-Pegel zu setzen, und dement­ sprechend ist es möglich, den Pegel eines Signals von der Steuersignalerzeugungsschaltung im Chip zu steuern und eine gewünschte Funktion auszuwählen.Thus, the pad used only for selecting functions is provided and wired so that it is in the open state or on the voltage supply potential t Vcc , to thereby set a function selection output signal level to the H or L level, and is accordingly speaking it is possible to control the level of a signal from the control signal generation circuit in the chip and to select a desired function.

Wie oben beschrieben ist, kann das Funktionsbestimmungssignal Φ zum Setzen einer gewünschten Funktion in Abhängigkeit vom Verbindungszustand der Anschußfläche 20 erzeugt werden. Wenn aber die Modebestimmungssignalerzeugungsschaltung, wie sie in Fig. 13 gezeigt ist, verwendet wird, ist es erforderlich, die Anschlußfläche 20 mit dem Stromversorgungspotential Vcc zu verbinden, um das Signal Φ auf L-Pegel zu setzen. In die­ sem Falle gibt es einen Pfad für Gleichstrom von dem Strom­ versorgungspotential Vcc zu einem Potential Vss als dem Massepotential zum Beispiel durch den Transistor Q 1. Obwohl die Impedanz des Transistors Q 1 auf einen so hohen Wert wie möglich gesetzt ist, um den Wert dieses Stroms zu minimieren, ist es aufgrund des in diesem Pfad verbrauchten Stroms, da ein Strom im Transistor Q 1 fließt, schwierig, ein DRAM oder eine andere Funktionseinrichtung mit einem extrem niedrigen Standby-Strom zu schaffen.As described above, the function determination signal Φ for setting a desired function can be generated depending on the connection state of the connection surface 20 . However, when the mode determination signal generating circuit shown in Fig. 13 is used, it is necessary to connect the pad 20 to the power supply potential Vcc in order to set the signal Φ low . In this case, there is a path for direct current from the power supply potential Vcc to a potential Vss as the ground potential, for example through the transistor Q 1 . Although the impedance of transistor Q 1 is set as high as possible to minimize the value of this current, it is difficult to make a DRAM or one because of the current consumed in this path since a current flows in transistor Q 1 to create another functional device with an extremely low standby current.

Weiterhin gibt es, wie in Fig. 17 gezeigt ist, einen Fall, daß ein Funktionsbestimmungssignal mit einer zu der des in den Fig. 13 und 16 gezeigten Aufbaus entgegengesetzten Polarität geliefert wird. Bei dem in Fig. 17 gezeigten Aufbau wird ein Steuersignal in Abhängigkeit davon, ob die An­ schlußfläche für die Funktionsbestimmung mit dem Massepoten­ tial Vss verbunden ist oder nicht, geliefert, und die Pola­ rität dieses Signals ist zu der von Fig. 13 genau entgegen­ gesetzt. Im einzelnen ist bei dem in Fig. 17 gezeigten Aufbau ein p-Kanal-MOS-Transistor Q 5 zwischen der Vcc-Leitung 31 und der Eingangssignalleitung 30 vorgesehen, und das Gate des Transistors Q 5 ist mit dem Massepotential Vss verbunden. Wenn in diesem Fall die Anschlußfläche 20 für die Funktions­ bestimmung sich im offenen Zustand befindet, wird die Ein­ gangssignalleitung 30 durch die Leistung von der Spannungs­ versorgungsleitung 31 über den leitenden Transistor Q 5 auf H-Pegel aufgeladen. Als Ergebnis wird der Pegel des vom Inverter ausgegebenen Signals ein L-Pegel (in Fig. 18 durch eine gestrichelte Linie dargestellt). Wenn dagegen die An­ schlußfläche 20 mit dem Massepotential-(Vss)-Anschluß 25 verbunden ist, wird die Eingangssignalleitung 30 über den Masseanschluß 25 auf den L-Pegel vom Pfad 20 entladen. Als Antwort auf den Potentialwechsel der Eingangssignalleitung 30 geht der Ausgang des Inverters auf H-Pegel (in Fig. 18 durch die durchgezogene Linie dargestellt). Auch in diesem Falle ändert sich der Pegel des Steuersignals in Abhängig­ keit von der Verdrahtung der Anschlußfläche 20, und es wird möglich, eine gewünschte Funktion auszuwählen. Aber auch bei dem in Fig. 17 gezeigten Aufbau gibt es, wenn der Pfad 20 mit dem Masseanschluß 25 verbunden ist, einen Pfad, auf dem Gleichstrom von der Spannungsversorgungsleitung 31 durch den Transistor Q 5, die Eingangssignalleitung 30, den Pfad 20 und den Masseanschluß 25 fließt. Damit fließt Strom durch diesen Pfad, wenn der Pfad 20 verbunden ist. Obwohl der Tran­ sistor Q 5 eine möglichst große Gatelänge aufweist, um die Impedanz in der gleichen Weise zu erhöhen wie bei dem Aufbau nach Fig. 13, um den Wert dieses Stroms zu minimieren, ist es doch schwierig, den Strom ganz zu unterdrücken, so daß Gleich­ strom in diesem Pfad fließt. Furthermore, as shown in FIG. 17, there is a case that a function designation signal is supplied with a polarity opposite to that of the structure shown in FIGS. 13 and 16. In the structure shown in FIG. 17, a control signal is supplied depending on whether the terminal surface for function determination is connected to the ground potential Vss or not, and the polarity of this signal is exactly opposite to that of FIG. 13 . In detail, in which in Fig. Structure shown 17 is a p-channel MOS transistor Q 5 is provided 31 and the input signal line 30 between the Vcc line and the gate of the transistor Q 5 is connected to the ground potential Vss. If in this case the pad 20 for the function determination is in the open state, the input signal line 30 is charged by the power from the voltage supply line 31 via the conductive transistor Q 5 to H level. As a result, the level of the signal output from the inverter becomes an L level (shown by a broken line in Fig. 18). If on the other hand to the circuit face 20 connected to the Massepotential- (Vss) terminal 25, the input signal line 30 is discharged via the ground terminal 25 to the L level from the path 20th In response to the potential change of the input signal line 30 , the output of the inverter goes to H level (shown by the solid line in Fig. 18). In this case too, the level of the control signal changes depending on the wiring of the pad 20 , and it becomes possible to select a desired function. However, even in the structure shown in Fig. 17, when the path 20 is connected to the ground terminal 25 , there is a path on which direct current from the power supply line 31 through the transistor Q 5 , the input signal line 30 , the path 20 and the ground terminal 25 flows. Thus current flows through this path when path 20 is connected. Although the transistor Q 5 has a gate length as large as possible in order to increase the impedance in the same manner as in the structure of FIG. 13 to minimize the value of this current, it is difficult to suppress the current entirely, so that direct current flows in this path.

Wie oben beschrieben ist, ist bei der Funktionsauswahltechnik durch Drahtbonden, wenn der Pfad mit dem Spannungsversor­ gungsanschluß oder dem Masseanschluß verbunden ist, der Gleichstrompfad vom Stromversorgungspotential Vcc zum Masse­ potential Vss durch den Transistor zum Setzen und Halten des Potentials der Eingangssignalleitung existent, und folg­ lich ist es schwierig, einen DRAM oder andere Funktionsein­ richtungen mit extrem niedrigem Standby-Strom zu schaffen.As described above, in the wire bonding function selection technique, when the path is connected to the power supply terminal or the ground terminal, the direct current path from the power supply potential Vcc to the ground potential Vss through the transistor for setting and maintaining the potential of the input signal line exists, and consequently it is difficult to create a DRAM or other functional devices with extremely low standby current.

Obwohl die Transistorlänge (bzw. Gatelänge) des Transistors Q 1 oder Q 5 erhöht werden kann, um den Betrag des fließenden Stroms zu minimieren, wenn, wie oben beschrieben ist, eine Verbindung zur Anschlußfläche gegeben ist, stellt sich in dem Fall ein Nachteil ein, wenn die vom Transistor belegte Fläche vergrößert wird und der durch den Transistor fließende Gleichstrom in einem solchen System nicht auf einen extrem niedrigen Standby-Strom von weniger als 10 µA reduziert wer­ den kann.In this case, although the transistor length (or gate length) of the transistor Q 1 or Q 5 can be increased to minimize the amount of current flowing when there is a connection to the pad, as described above , if the area occupied by the transistor is increased and the direct current flowing through the transistor in such a system cannot be reduced to an extremely low standby current of less than 10 μA.

Weiterhin kann der Transistor Q 1, da er das Potential der Eingangssignalleitung 30 auf einem stabilen Massepotential hält, wenn die Anschlußfläche 20 sich im offenen Zustand befindet, nicht lediglich zum Zwecke des Unterbrechens einer Gleichstromkomponente, die durch die Verbindung der Anschluß­ fläche verursacht wird, weggelassen werden. In gleicher Weise kann der Transistor Q 5 nicht aus dem Aufbau entfernt werden, da er zum Halten des Potentials der Eingangssignalleitung auf einem stabilen Stromversorgungspotential Vcc dient, wenn die Anschlußfläche 20 sich im offenen Zustand befindet.Furthermore, the transistor Q 1 , since it keeps the potential of the input signal line 30 at a stable ground potential when the pad 20 is in the open state, cannot be omitted only for the purpose of interrupting a DC component caused by the connection of the pad will. Similarly, transistor Q 5 cannot be removed from the assembly because it serves to maintain the input signal line potential at a stable power supply potential Vcc when pad 20 is in the open state.

Ferner sind in einer normalen Halbleitereinrichtung der An­ schluß für das Stromversorgungspotential Vcc und der Anschluß für das Massepotential Vss in gegenüberliegenden Positionen angebracht, wie dies zum Beispiel im Fall der Anschlußflächen 3 a und 3 b in dem in Fig. 11 gezeigten Aufbau der Fall ist, und es ist erforderlich, in der Nähe jedes Anschlusses (zum Zwecke des vereinfachten Drahtbondens) eine Anschlußfläche für die Funktionsbestimmung vorzusehen. Demzufolge ist es nicht möglich, einen Aufbau, aus dem der Transistor Q 1 oder Q 5 entfernt ist, durch Verbinden der Anschlußfläche 20 mit dem Anschluß des Stromversorgungspotentials Vcc oder mit dem Anschluß des Massepotentials Vss anzupassen.Furthermore, in a normal semiconductor device, the connection for the power supply potential Vcc and the connection for the ground potential Vss are attached in opposite positions, as is the case, for example, in the case of the connection pads 3 a and 3 b in the structure shown in FIG. 11, and it is necessary to provide a pad for function determination near each terminal (for the purpose of simplified wire bonding). As a result, it is not possible to adapt a structure from which the transistor Q 1 or Q 5 is removed by connecting the pad 20 to the terminal of the power supply potential Vcc or to the terminal of the ground potential Vss .

Damit beinhaltet der oben beschriebene Aufbau, der das Draht­ bond-Auswahlsystem oder dergleichen zum Erzeugen des internen Betriebsmodeanweisungssignals in Abhängigkeit von der Ver­ bindung der Eingangssignalleitung mit dem Spannungsversor­ gungspotential oder dem Massepotential verwendet, den Nach­ teil, daß der Gleichstrompfad durch die Verbindung der An­ schlußfläche existiert, wodurch es schwierig ist, eine Ein­ richtung mit niedriger Stromaufnahme zu schaffen.The structure described above, which includes the wire bond selection system or the like for generating the internal Operating mode instruction signal depending on the ver Connection of the input signal line to the voltage supplier supply potential or the ground potential used, the after part that the DC path through the connection of the An end surface exists, which makes it difficult to get an to create direction with low power consumption.

Der Aufbau zum Setzen einer Funktion einer Einrichtung auf­ grund der Verbindung mit einem Pfad, wie oben beschrieben, ist zum Beispiel in "A 70 ns 256 K DRAM with Bit-Line Shield" IEEE Journal of Solid-State Circuits Band SC-19, Nr. 5, 1984, Seiten 591 bis 592 beschrieben.The structure for setting up a function of a facility because of the connection to a path as described above, is for example in "A 70 ns 256 K DRAM with Bit-Line Shield" IEEE Journal of Solid-State Circuits Volume SC-19, No. 5, 1984, Pages 591 to 592 described.

Aufgabe der Erfindung ist es, eine integrierte Halbleiter­ schaltung mit extrem niedrigen Standby-Strom-Eigenschaften, die zum Auswählen von Funktionen durch Schalten der Verbin­ dung einer Eingangssignalleitung geeignet ist, zu schaffen, durch die die oben beschriebenen Nachteile überwunden werden.The object of the invention is an integrated semiconductor circuit with extremely low standby current characteristics, those for selecting functions by switching the conn an input signal line is suitable to create by which the disadvantages described above are overcome.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiter­ schaltung mit einer Einrichtung zum Setzen und Halten eines Potentials einer Eingangssignalleitung und einer auf das Anlegen eines Betriebsstromversorgungspotentials reagierenden Einrichtung zum Trennen eines Strompfads vom Betriebsstrom­ versorgungspotential zu einem zweiten Potential, wie zum Beispiel einem Massepotential, durch die Eingangssignal­ leitung.This task is solved by an integrated semiconductor circuit with a device for setting and holding a Potential of an input signal line and one on the Applying an operating power supply potential Device for separating a current path from the operating current supply potential to a second potential, such as Example of a ground potential through the input signal management.

Insbesondere weist eine integrierte Halbleiterschaltung in einer ersten erfindungsgemäßen Ausführungsform eine Einrich­ tung zum Setzen und Halten eines Potentials einer Eingangs­ signalleitung, die zwischen der Eingangssignalleitung und einer zweiten Spannungsversorgungsleitung zum Liefern eines vom Potential einer Betriebsspannungsversorgung verschie­ denen zweiten Potentials vorgesehen ist, und eine Einrich­ tung, die auf das Anlegen des Betriebsstromversorgungspoten­ tials an die erste Stromversorgungsleitung, die das Strom­ versorgungspotential liefert, reagiert, zum Trennen eines Strompfads zwischen der Eingangssignalleitung und der zwei­ ten Stromversorgungsleitung auf.In particular, an integrated semiconductor circuit in a first embodiment of the invention a Einrich device for setting and maintaining an input potential signal line between the input signal line and a second power supply line for supplying one different from the potential of an operating voltage supply which is provided second potential, and a Einrich device that applies to the application of the operating power supply tials to the first power line that carries the electricity supply potential delivers, reacts, to separate one Current paths between the input signal line and the two power supply line.

In einer zweiten bevorzugten Ausführungsform der Erfindung weist die integrierte Halbleiterschaltung eine Einrichtung zum Setzen und Halten eines Potentials einer Eingangssignal­ leitung, die zwischen einer ersten Stromversorgungsleitung und der Eingangssignalleitung vorgesehen ist, und eine Ein­ richtung, die auf das Anlegen eines Stromversorgungspoten­ tials an die erste Stromversorgungsleitung reagiert, zum Trennen des Strompfads zwischen der ersten Stromversorgungs­ leitung und der Eingangssignalleitung auf.In a second preferred embodiment of the invention the semiconductor integrated circuit has a device for setting and maintaining a potential of an input signal line between a first power supply line and the input signal line is provided, and an on direction towards the creation of a power supply tials to the first power supply line responded to Disconnect the current path between the first power supply line and the input signal line.

In der erfindungsgemäßen integrierten Halbleiterschaltung ist die auf das Anlegen des Betriebsstromversorgungspoten­ tials an die erste Stromversorgungsleitung reagierende Ein­ richtung zum Trennen des Strompfads zwischen der Eingangs­ signalleitung und der ersten bzw. der zweiten Stromversor­ gungsleitung vorgesehen, und dementsprechend kann eine Gleichstromkomponente selbst dann abgetrennt werden, wenn die Eingangssignalleitung mit dem Potential einer der beiden Stromversorgungen verbunden ist, wodurch es möglich ist, extrem niedrige Standby-Strom-Eigenschaften zu erhalten.In the integrated semiconductor circuit according to the invention is on the creation of the operating power supply tials reacting to the first power supply line Direction to disconnect the current path between the input signal line and the first or second power supplier supply line provided, and accordingly a DC component can be separated even if the input signal line with the potential of one of the two Power supplies is connected, which makes it possible to obtain extremely low standby current characteristics.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:Further features and advantages of the invention result itself from the description of exemplary embodiments on the basis of the figures. From the figures show:

Fig. 1A ein Schaltbild eines Beispiels einer inte­ grierten Halbleiterschaltung in einer erfin­ dungsgemäßen Ausführungsform; Fig. 1A is a circuit diagram of an example of an inte grated semiconductor circuit in an OF INVENTION to the invention embodiment;

Fig. 1B ein Signaldiagramm, das den Betrieb der in Fig. 1A gezeigten integrierten Halbleiter­ schaltung darstellt; Fig. 1B is a signal diagram illustrating the operation of the semiconductor integrated circuit shown in Figure 1A.

Fig. 2 ein Schaltbild, das ein Beispiel eines kon­ kreten Aufbaus einer Pulssignalerzeugungs­ schaltung zum Rückstellen einer Eingangs­ signalleitung zur Verwendung in der erfin­ dungsgemäßen integrierten Halbleiterschaltung darstellt; Fig. 2 is a circuit diagram showing an example of a concrete structure of a pulse signal generating circuit for resetting an input signal line for use in the semiconductor integrated circuit according to the invention;

Fig. 3 ein Signaldiagramm, das den Betrieb der in Fig. 2 gezeigten Pulssignalerzeugungsschal­ tung darstellt; FIG. 3 is a signal diagram illustrating the operation of the pulse signal generating circuit shown in FIG. 2;

Fig. 4 ein Schaltbild, das ein Beispiel eines Auf­ baus einer integrierten Halbleiterschaltung in einer zweiten erfindungsgemäßen Ausfüh­ rungsform darstellt; Fig. 4 is a circuit diagram showing an example of construction on a semiconductor integrated circuit in a second embodiment of the present invention;

Fig. 5 ein Schaltbild, das einen Aufbau einer inte­ grierten Halbleiterschaltung in einer dritten erfindungsgemäßen Ausführungsform darstellt; Fig. 5 is a circuit diagram showing a structure of an integrated semiconductor circuit in a third embodiment of the present invention;

Fig. 6 ein Schaltbild, das einen Aufbau einer inte­ grierten Halbleiterschaltung gemäß einer vierten erfindungsgemäßen Ausführungsform darstellt; Fig. 6 is a circuit diagram showing a structure of an integrated semiconductor circuit according to a fourth embodiment of the invention;

Fig. 7 ein Impulsdiagramm, das den Betrieb der in Fig. 6 dargestellten integrierten Halbleiter­ schaltung zeigt; Fig. 7 is a timing diagram showing the operation of the semiconductor integrated circuit shown in Fig. 6;

Fig. 8 ein Schaltbild, das einen Aufbau einer inte­ grierten Halbleiterschaltung in einer fünften erfindungsgemäßen Ausführungsform zeigt; Fig. 8 is a circuit diagram showing a structure of an inte grated semiconductor circuit in a fifth embodiment of the invention;

Fig. 9 ein Schaltbild, das einen Aufbau einer inte­ grierten Halbleiterschaltung in einer sechs­ ten erfindungsgemäßen Ausführungsform zeigt; Fig. 9 is a circuit diagram showing a structure of an integrated semiconductor circuit in a sixth embodiment of the invention;

Fig. 10 ein Blockschaltbild eines Aufbaus eines wei­ teren Anwendungsbeispiels der vorliegenden Erfindung; Fig. 10 is a block diagram showing a structure of another example of the present invention;

Fig. 11 eine schematische Ansicht eines allgemeinen Aufbaus einer integrierten Halbleiterschal­ tung; Fig. 11 is a schematic view of a general structure of a semiconductor integrated circuit;

Fig. 12 ein Blockschaltbild, das ein spezielles Bei­ spiel einer integrierten Halbleiterschaltung zeigt; Fig. 12 is a block diagram showing a special example of a semiconductor integrated circuit;

Fig. 13 ein Schaltbild, das ein Beispiel eines Auf­ baus einer integrierten Halbleiterschaltung zeigt; Fig. 13 is a circuit diagram showing an example of construction on a semiconductor integrated circuit;

Fig. 14 und 15 Impulsdiagramme, die den Betrieb der in Fig. 13 gezeigten integrierten Halbleiterschaltung darstellen. Dabei zeigt Fig. 14 insbesondere ein Betriebssignaldiagramm für den Fall, bei dem sich eine Eingangssignalleitung in einem offenen Zustand befindet, und Fig. 15 zeigt ein Betriebsimpulsdiagramm für den Fall, bei dem eine Eingangsanschlußfläche (eine Eingangssignalleitung) mit einem Strom­ versorgungspotential Vcc verbunden ist; FIGS. 14 and 15 are pulse diagrams illustrating the operation of the semiconductor integrated circuit shown in Fig. 13. .. In this case, Figure 14 shows in particular an operation waveform diagram for the case in which an input signal line is in an open state, and Figure 15 shows an operation timing chart for the case in which an input pad (an input signal line) with a power supply potential Vcc is connected;

Fig. 16 ein Schaltbild zum Erläutern des Problems der integrierten Halbleiterschaltung von Fig. 13; Fig. 16 is a circuit diagram for explaining the problem of the semiconductor integrated circuit of Fig. 13;

Fig. 17 ein Schaltbild zum Erläutern des Problems einer anderen integrierten Halbleiterschal­ tung und Fig. Tung 17 is a circuit diagram for explaining the problem of other semiconductor integrated scarf and

Fig. 18 ein Impulsdiagramm, das den Betrieb der in Fig. 17 gezeigten integrierten Halbleiter­ schaltung darstellt. Fig. 18 is a timing diagram illustrating the operation of the semiconductor integrated circuit shown in Fig. 17.

Fig. 1A ist ein Schaltbild, das ein Beispiel eines Aufbaus einer integrierten Halbleiterschaltung in einer erfindungs­ gemäßen Ausführungsform zeigt. Fig. 1A is a circuit diagram showing an example of a structure of a semiconductor integrated circuit in a fiction, modern embodiment.

Gemäß Fig. 1A sind, um eine Eingangssignalleitung rückzu­ stellen, ein auf das Anlegen eines Stromversorgungspotentials Vcc an eine Stromversorgungsleitung 31 reagierender Impuls­ generator 40 zum Liefern eines Einmal-Pulssignals POR mit einer vorbestimmten Impulsbreite und ein als Antwort auf das Pulssignal POR vom Impulsgenerator 40 leitend zu machender n-Kanal-MOS-Transistor Q 11 zum Rückstellen einer Eingangssignalleitung 30 auf ein Massepotential Vss vorge­ sehen.Are shown in FIG. 1A, rückzu filters to an input signal line, one on the application of a power supply potential Vcc to a power supply line 31 responsive pulse generator 40 for providing a single-pulse signal POR with a predetermined pulse width and a conductive in response to the pulse signal POR from the pulse generator 40 see to be made n-channel MOS transistor Q 11 for resetting an input signal line 30 to a ground potential Vss .

Um ein Potential auf der Eingangssignalleitung 30 zu setzen und zu halten und um einen Strompfad (einen Pfad für eine Gleichstromkomponente) zu trennen, sind ein CMOS-Inverter zum Invertieren des Potentials auf der Eingangssignalleitung 30 und zum Ausgeben desselben und ein n-Kanal-MOS-Transistor Q 12 zum Halten des Potentials auf der Eingangssignalleitung 30 und zum Abtrennen des Strompfads vorgesehen. Der CMOS- Inverter weist einen Komplementärverbindungsaufbau eines p-Kanal-MOS-Transistors Q 13 und eines n-Kanal-MOS-Transistors Q 14 die zwischen der Stromversorgungsleitung 31 und dem zweiten Potential Vss vorgesehen sind und deren Eingangs­ gates mit der Eingangssignalleitung 30 und deren Ausgangs­ gates mit dem Gate des Transistors Q 12 verbunden sind, auf. Um ein Funktionsanweisungssignal Φ entsprechend des Poten­ tials auf der Eingangssignalleitung 30 zu erzeugen, ist in der gleichen Weise wie bei bisher verwendeten derartigen Schaltungen ein weiterer CMOS-Inverter vorgesehen, der p- Kanal-MOS-Transistoren Q 2 und Q 3 und einen n-Kanal-MOS-Tran­ sistor Q 4 aufweist. Der Transistor Q 11 wird unmittelbar nach dem Einschalten der Stromversorgung als Antwort auf das Impulssignal POR vom Impulsgenerator 40 leitend, wodurch die Eingangssignalleitung 30 rückgestellt wird. Wenn die Anschlußfläche 20 mit dem Stromversorgungspotential Vcc ver­ bunden ist, fließt ein durch das Anlegen von Spannung vom Stromversorgungspotential zum Massepotential verursachter Spitzenstrom durch den leitenden Transistor Q 11. Um diesen Spitzenstrom zu reduzieren, ist es erforderlich, die Impedanz des Transistors Q 11 zu erhöhen, und es ist wünschenswert, dessen Gatelänge auf einen größtmöglichen Wert zu setzen.In order to set and hold a potential on the input signal line 30 and to separate a current path (a path for a DC component), there are a CMOS inverter for inverting the potential on the input signal line 30 and for outputting it, and an n-channel MOS -Transistor Q 12 provided to hold the potential on the input signal line 30 and to disconnect the current path. The CMOS inverter has a complementary connection structure of a p-channel MOS transistor Q 13 and an n-channel MOS transistor Q 14 which are provided between the power supply line 31 and the second potential Vss and whose input gates with the input signal line 30 and their Output gates are connected to the gate of transistor Q 12 . In order to generate a function instruction signal Φ corresponding to the potential on the input signal line 30 , a further CMOS inverter is provided in the same way as in circuits of this type used hitherto, the p-channel MOS transistors Q 2 and Q 3 and an n- Channel MOS transistor Q 4 has. The transistor Q 11 becomes conductive immediately after the power supply is turned on in response to the pulse signal POR from the pulse generator 40 , thereby resetting the input signal line 30 . When the pad 20 is connected to the power supply potential Vcc, a peak current caused by the application of voltage from the power supply potential to the ground potential flows through the conductive transistor Q 11 . In order to reduce this peak current, it is necessary to increase the impedance of the transistor Q 11 and it is desirable to set its gate length as large as possible.

Die Schwellenspannung des CMOS-Inverters mit den Transistoren Q 13 und Q 14 muß auf einen Wert gesetzt werden, der es er­ möglicht, das Potential der Eingangssignalleitung unmittelbar nach dem Start des Rückstellvorgangs zum Zeitpunkt des An­ legens der Stromversorgungsspannung auf einen gewünschten Pegel festzusetzen. Das Setzen der Schwellenspannung des Inverters kann durch Einstellen eines Verhältnisses von Eigenschaften der Transistoren Q 13 und Q 14 (das heißt: eines Verhältnisses der Durchgangswiderstände oder eines Verhält­ nisses der Schwellenspannungen aufgrund der Größen der Tran­ sistoren) erfolgen.The threshold voltage of the CMOS inverter with the transistors Q 13 and Q 14 must be set to a value which enables the potential of the input signal line to be set to a desired level immediately after the start of the reset process at the time the power supply voltage is applied. The threshold voltage of the inverter can be set by setting a ratio of the properties of the transistors Q 13 and Q 14 (that is, a ratio of the volume resistances or a ratio of the threshold voltages due to the sizes of the transistors).

Nun wird der Betrieb beschrieben. Zunächst wird der Betrieb für den Fall beschrieben, daß sich die Anschlußfläche 20 im offenen Zustand befindet. Wenn das Stromversorgungspo­ tential Vcc über die Stromversorgungsanschlußfläche 21 an die Stromversorgungsleitung 31 angelegt wird, wird als Re­ aktion darauf vom Impulsgenerator 40 ein an das Gate des MOS-Transistors Q 11 zu lieferndes Einmal-Impulsignal POR erzeugt. Als Antwort darauf wird die Eingangssignalleitung 30 über den leitenden Transistor Q 11 auf das Massepotential Vss rückgestellt, so daß sie stabil auf dem Massepotential gehalten wird. Gleichzeitig wird, wenn die Eingangssignal­ leitung 30 auf ein niedrigeres Potential als die Eingangs­ schwellenspannung des CMOS-Inverters (mit den Transistoren Q 13 und Q 14) kommt, ein Signal mit H-Pegel an das Gate des Transistors Q 12 gelegt, so daß der Transistor Q 12 leitend wird. Damit wird das Potential der Eingangssignalleitung 30 durch den Transistor Q 11 unmittelbar nach dem Einschalten der Stromversorgung auf das Massepotential Vss rückgestellt und auf den Pegel des Massepotentials Vss durch Aufrechter­ halten des leitenden Zustands des Transistors Q 12, wenn die Stromversorgung nach dem Rückstellen des Transistors Q 11 abgeschaltet wird, festgelegt. Als Ergebnis wird der Pegel eines internen Funktionsanweisungssignals Φ vom Inverter mit den Transistoren Q 2, Q 3 und Q 4 zum H-Pegel (wie in Fig. 1B gezeigt).The operation will now be described. First, the operation for the case that the pad 20 is in the open state will be described. When the Stromversorgungspo tential Vcc is applied via the power supply pad 21 to the power supply line 31 is referred to as Re action thereon a generated at the gate of the MOS transistor Q 11 to be supplied one-Impulsignal POR from the pulse generator 40th In response to this, the input signal line 30 is reset to the ground potential Vss via the conductive transistor Q 11 so that it is stably held at the ground potential. At the same time, when the input signal line 30 comes to a lower potential than the input threshold voltage of the CMOS inverter (with the transistors Q 13 and Q 14 ), an H-level signal is applied to the gate of the transistor Q 12 , so that the Transistor Q 12 becomes conductive. Thus, the potential of the input signal line 30 is reset to the ground potential Vss by the transistor Q 11 immediately after the power supply is turned on and to the level of the ground potential Vss by maintaining the conductive state of the transistor Q 12 when the power supply after the transistor Q 11 is turned off. As a result, the level of an internal function instruction signal Φ from the inverter having transistors Q 2 , Q 3 and Q 4 becomes H level (as shown in Fig. 1B).

Nun wird der Betrieb für den Fall beschrieben, daß die An­ schlußfläche 12 mit dem Spannungsversorgungspotential Vcc verbunden ist. In diesem Fall wird der Transistor Q 11, wenn das Stromversorgungspotential Vcc an die Stromversorgungslei­ tung 31 angelegt wird, als Antwort auf das Signal POR leitend gemacht. Ein Gleichstrompfad zum Massepotential Vss durch die Stromversorgungsanschlußfläche 20 wird nur dann gebildet, wenn sich der Transistor Q 11 im leitenden Zustand befindet. Wenn das Potential auf der Eingangssignalleitung 30 als Er­ gebnis des Ladens des Spannungsversorgungspotentials Vcc von der Anschlußfläche 20 auf den H-Pegel (einen die Ein­ gangsschwellenspannung des aus den Transistoren Q 13 und Q 14 gebildeten Inverters übersteigenden Pegel) ansteigt, fällt der Ausgang des aus den Transistoren Q 13 und Q 14 gebildeten CMOS-Inverters auf den L-Pegel ab, um den Transistor Q 12 zu sperren. Der Transistor Q 11 wird auch gesperrt bei Abfall des Signals POR, und damit ist der Gleichstrompfad abge­ trennt. Wenn die Eingangsschwellenspannung des aus den Tran­ sistoren Q 13 und Q 14 gebildeten CMOS-Inverters so eingestellt ist, daß der Transistor Q 12 so schnell wie möglich gesperrt wird, kann ein zum Zeitpunkt des Anlegens der Stromversor­ gungsspannung fließender Spitzenstrom (und zwar ein Strom, der von der Eingangssignalleitung 30 zum Massepotential Vss fließt) reduziert werden, da die Impedanz des Transistors Q 11 auf den größtzulässigen Wert gesetzt ist. Wenn das Si­ gnalpotential auf der Eingangssignalleitung 30 so weit an­ steigt, daß es die Eingangsschwellenspannung des aus den Transistoren Q 2 bis Q 4 gebildeten Inverters übersteigt, wird das Ausgangssignal Φ auf den L-Pegel festgelegt (wie in Fig. 1B gezeigt ist). Solange die Stromversorgung anliegt, befin­ det sich die Eingangssignalleitung 30 auf H-Pegel, der vom Potential her dem Stromversorgungspotential Vcc gleich ist, da das Stromversorgungspotential Vcc daran durch die An­ schlußfläche 20 angelegt ist. Zu diesem Zeitpunkt befindet sich der Transistor Q 11 im Sperrzustand, und der Transistor Q 12 befindet sich als Antwort auf den Ausgang des aus den Transistoren Q 13 und Q 14 gebildeten Inverters ebenfalls im gesperrten Zustand. Dementsprechend gibt es keinen Strompfad von der Eingangssignalleitung 30 zum Massepotential Vss, und es tritt kein Stromverbrauch auf.The operation for the case where the terminal surface 12 is connected to the voltage supply potential Vcc will now be described . In this case, when the power supply potential Vcc is applied to the power supply line 31 , the transistor Q 11 is made conductive in response to the POR signal. A direct current path to the ground potential Vss through the power supply pad 20 is only formed when the transistor Q 11 is in the conductive state. When the potential on the input signal line 30 increases as a result of charging the power supply potential Vcc from the pad 20 to the H level (a level exceeding the input threshold voltage of the inverter formed by the transistors Q 13 and Q 14 ), the output of the fails the transistors Q 13 and Q 14 formed CMOS inverters to the L level in order to block the transistor Q 12 . The transistor Q 11 is also blocked when the signal POR drops, and the DC path is thus disconnected. If the input threshold voltage of the CMOS inverter formed from the transistors Q 13 and Q 14 is set such that the transistor Q 12 is blocked as quickly as possible, a peak current flowing at the time of the application of the power supply voltage (namely a current, which flows from the input signal line 30 to the ground potential Vss ) can be reduced, since the impedance of the transistor Q 11 is set to the maximum permissible value. When the signal potential on the input signal line 30 rises to exceed the input threshold voltage of the inverter formed by the transistors Q 2 to Q 4 , the output signal Φ is fixed at the L level (as shown in Fig. 1B). As long as the power supply is present, the input signal line 30 is at H level, which is equal in potential to the power supply potential Vcc , since the power supply potential Vcc is applied to it through the connection surface 20 . At this time, transistor Q 11 is in the off state and transistor Q 12 is also in the off state in response to the output of the inverter formed by transistors Q 13 and Q 14 . Accordingly, there is no current path from the input signal line 30 to the ground potential Vss , and no current consumption occurs.

Bei dem oben beschriebenen Aufbau kann der Pegel des Signals Φ zum Bestimmen einer Funktion in der Einrichtung in Abhän­ gigkeit davon, ob die Anschlußfläche 20 mit dem Stromversor­ gungspotential Vcc verbunden ist oder nicht, auf den H-Pegel oder auf den L-Pegel gesetzt werden. Außerdem ist es möglich, wenn die Anschlußfläche 20 mit dem Stromversorgungspotential Vcc verbunden ist eine Schaltung zum Erzeugen eines Funk­ tionsbestimmungssignals mit geringer Leistungsaufnahme zu schaffen, da der Gleichstrompfad aufgetrennt ist.With the structure described above, the level of the signal Φ for determining a function in the device depending on whether the pad 20 is connected to the power supply potential Vcc or not can be set to the H level or the L level . In addition, if the pad 20 is connected to the power supply potential Vcc, it is possible to provide a circuit for generating a function determination signal with a low power consumption, since the direct current path is separated.

Fig. 2 ist ein Schaltbild, das ein Beispiel eines Aufbaus des in Fig. 1 gezeigten Rückstellsignalgenerators darstellt. Bei dem in Fig. 2 gezeigten Aufbau weist die Signalerzeu­ gungsschaltung eine RC-Verzögerungsschaltung mit einem p- Kanal-MOS-Transistor Q 20 und eine Kapazität C zum Verzö­ gern eines Anstiegs des Potentials bei Anlegen des Stromver­ sorgungspotentials Vcc sowie drei Inverterstufen, die das Ausgangssignal der RC-Verzögerungsschaltung aufnehmen, auf. FIG. 2 is a circuit diagram showing an example of a structure of the reset signal generator shown in FIG. 1. In the structure shown in Fig. 2, the signal generating circuit has an RC delay circuit with a p-channel MOS transistor Q 20 and a capacitance C for delaying an increase in the potential upon application of the current supply potential Vcc and three inverter stages which Record the output signal of the RC delay circuit.

In der RC-Verzögerungsschaltung ist ein leitender Anschluß des p-Kanal-MOS-Transistors Q 20 mit der Stromversorgungslei­ tung 31 verbunden, sein Gate ist mit dem Massepotential Vss verbunden, und sein anderer leitender Anschluß ist mit einem Knotenpunkt N 1 verbunden. Die Kapazität C ist zwischen dem Knotenpunkt N 1 und dem Massepotential Vss vorgesehen.In the RC delay circuit, a conductive terminal of the p-channel MOS transistor Q 20 is connected to the power supply line 31 , its gate is connected to the ground potential Vss , and its other conductive terminal is connected to a node N 1 . The capacitance C is provided between the node N 1 and the ground potential Vss .

Der Inverter I 1-Meist einen CMOS-Aufbau auf, bei dem ein p-Kanal-MOS-Transistor Q 21 und ein n-Kanal-MOS-Transistor Q 22 in komplementärer Weise miteinander verbunden sind.The inverter I 1 -M has a CMOS structure in which a p-channel MOS transistor Q 21 and an n-channel MOS transistor Q 22 are connected to one another in a complementary manner.

Der das Ausgangssignal des Inverters I 1 aufnehmende Inverter I 2 weist einen Aufbau auf, bei dem ein p-Kanal-MOS-Transi­ stor Q 23 und ein n-Kanal-MOS-Transistor Q 24 in komplementärer Weise miteinander verbunden sind.The output signal of the inverter I 1 inverter receiving I 2 has a structure in which a p-channel MOS Transistor stor Q 23 and an n-channel MOS transistor Q 24 are connected in a complementary manner.

Der das Ausgangssignal des Inverters I 2 aufnehmende Inverter I 3 weist einen Aufbau auf, bei dem ein p-Kanal-MOS-Transi­ stor Q 25 und ein n-Kanal-MOS-Transistor Q 26 in komplementärer Weise miteinander verbunden sind. Das Impulssignal POR wird vom Inverter I 3 geliefert. The output signal of the inverter I2 receiving inverter I 3 has a structure in which a p-channel MOS Transistor stor Q 25 and an n-channel MOS transistor Q 26 are connected in a complementary manner. The pulse signal POR is supplied by the inverter I 3 .

Der in der RC-Verzögerungsschaltung enthaltene p-Kanal-MOS- Transistor Q 20 weist einen auf einen geeigneten Wert (ent­ sprechend der Gatelänge bestimmt) eingestellten Durchgangs­ widerstand auf, und der Transistor Q 20 und die Kapazität C stellen die RC-Verzögerungsschaltung dar. Nun wird der Betrieb der in Fig. 2 gezeigten Impulssignalerzeugungsschal­ tung beschrieben, wobei auf die ein zugehöriges Betriebs­ signaldiagramm zeigende Fig. 3 Bezug genommen wird.The p-channel MOS transistor Q 20 contained in the RC delay circuit has a volume resistance set to a suitable value (determined in accordance with the gate length), and the transistor Q 20 and the capacitance C represent the RC delay circuit. The operation of the pulse signal generation circuit shown in FIG. 2 will now be described, with reference to FIG. 3 showing an associated operation signal diagram.

Wenn das Stromversorgungspotential Vcc an die Stromversor­ gungsleitung 31 angelegt wird, wird zunächst der Knotenpunkt N 1 durch den im leitenden Zustand befindlichen Transistor Q 2 mit einer vorbestimmten Zeitkonstante stufenweise aufge­ laden. Wenn das Potential des geladenen Knotenpunkts N 1 die Schwellenspannung des Inverters I 1 übersteigt, fällt das auf den H-Pegel angestiegene Potential des Knotenpunkts N 2 als Antwort auf das Anlegen des Stromversorgungspotentials Vcc auf L-Pegel ab. Das vom Inverter I 2 abgegebene Signal POR geht auf L-Pegel über, da das Potential des Knotenpunkts N 2 bald die Eingangsschwellenspannung des Inverters I 2 über­ steigt, obwohl vom Inverter I 2 unmittelbar nach dem Anlegen des Stromversorgungspotentials ein kleineres Impulssignal erzeugt worden ist. Dann steigt das Signal POR auf H-Pegel an, wenn der Ausgang des Inverters I 1 auf L-Pegel abfällt. Da das ursprüngliche kleine Impulssignal des Signals POR nicht die Eingangsschwellenspannung des Inverters 13 über­ steigt, steigt das Ausgangssignal POR des Inverters I 3 als Antwort auf das Einschalten der Stromversorgung auf den H- Pegel an, fällt aber als Antwort auf den Wechsel zum H-Pegel des Ausgangssignals des Inverters I 2 auf den L-Pegel ab. Als Ergebnis wird es möglich, das Impulssignal POR mit einer gewünschten Impulsdauer und als Antwort auf das Einschalten der Stromversorgung ansteigend zu erzeugen. Die Impulsdauer des Signals POR kann durch geeignetes Einstellen der Zeit­ konstanten der RC-Verzögerungsschaltung und der Eingangs­ logikschwellenspannung jeder Inverterstufe auf einen opti­ malen Wert eingestellt werden.When the power supply potential Vcc is applied to the power supply line 31 , the node N 1 is first gradually charged by the transistor Q 2 in the conductive state with a predetermined time constant. When the potential of the charged node N 1 exceeds the threshold voltage of the inverter I 1 , the potential of the node N 2 , which has risen to the H level, drops to the L level in response to the application of the power supply potential Vcc . The signal POR output by the inverter I 2 goes to L level, since the potential of the node N 2 soon exceeds the input threshold voltage of the inverter I 2 , although a smaller pulse signal has been generated by the inverter I 2 immediately after the application of the power supply potential. Then the signal POR rises to H level when the output of inverter I 1 drops to L level. Since the original small pulse signal of the POR signal does not exceed the input threshold voltage of the inverter 13, the output signal POR of the inverter I 3 rises to the H level in response to the power supply being turned on, but falls in response to the change to the H level of the output signal of the inverter I 2 to the L level. As a result, it becomes possible to generate the pulse signal POR with a desired pulse duration and increasing in response to the power supply being turned on. The pulse duration of the signal POR can be set to an optimal value by suitably setting the time constant of the RC delay circuit and the input logic threshold voltage of each inverter stage.

Fig. 4 ist ein Schaltbild, das einen Aufbau einer Funktions­ anweisungssignalerzeugungsschaltung entsprechend einer wei­ teren Ausführungsform der Erfindung darstellt. Bei dem in Fig. 4 gezeigten Aufbau wird ein Ausgangssignal eines von den Transistoren Q 2 bis Q 4 gebildeten Inverters, das heißt, ein Steuersignal Φ an das Gate eines Transistors Q 12 zum Setzen und Halten des Potentials auf der Eingangssignallei­ tung 30 angelegt. Auch bei diesem Schaltungsaufbau kann der Transistor Q 12, wenn die Eingangsschwellenspannung des aus den Transistoren Q 2 bis Q 4 gebildeten Inverters auf einen geeigneten Wert eingestellt ist, während des Ladens der Ein­ gangssignalleitung 30 selbst in dem Zustand abgeschaltet werden, bei dem die Anschlußfläche 20 mit dem Stromversor­ gungspotential Vcc verbunden ist, und die Transistoren Q 11 und Q 12 sind während des Anlegens des Stromversorgungspoten­ tials beide gesperrt. Somit kann der Strompfad zwischen der Eingangssignalleitung 30 und dem Massepotential Vss aufge­ trennt werden, und die Leistungsaufnahme kann reduziert wer­ den. Fig. 4 is a circuit diagram showing a structure of a function instruction signal generation circuit according to a further embodiment of the invention. In the construction shown in FIG. 4, an output signal of an inverter formed by the transistors Q 2 to Q 4 , that is, a control signal Φ is applied to the gate of a transistor Q 12 for setting and holding the potential on the input signal line 30 . Also in this circuit configuration, the transistor Q 12 , when the input threshold voltage of the inverter formed by the transistors Q 2 to Q 4 is set to an appropriate value, can be turned off during the charging of the input signal line 30 even in the state in which the pad 20th is connected to the power supply potential Vcc , and the transistors Q 11 and Q 12 are both blocked during the application of the power supply potential. Thus, the current path between the input signal line 30 and the ground potential Vss can be separated, and the power consumption can be reduced.

Bei den oben beschriebenen jeweiligen Ausführungsformen ist der p-Kanal-MOS-Transistor Q 2 im Inverter zum Liefern des Signals Φ enthalten. Dieser Transistor Q 2 ist zum Zweck des Setzens der Eingangsschwellenspannung der Inverterstufe vor­ gesehen, und daher ist es nicht besonders erforderlich, die­ sen Transistor Q 2 vorzusehen.In the respective embodiments described above, the p-channel MOS transistor Q 2 is included in the inverter for supplying the signal Φ . This transistor Q 2 is seen for the purpose of setting the input threshold voltage of the inverter stage, and therefore it is not particularly necessary to provide this transistor Q 2 .

Fig. 5 ist ein Schaltbild, das einen Aufbau einer Funktions­ anweisungssignalerzeugungsschaltung gemäß einer wiederum weiteren Ausführungsform der Erfindung darstellt. Bei dem in Fig. 5 gezeigten Aufbau ist ein Merkmalsverhältnis (ein Widerstandsverhältnis, ein Schwellenspannungsverhältnis oder dergleichen) der Transistoren Q 30 und Q 40, die einen Inverter zum Erzeugen eines Funktionsanweisungssignals Φ darstellen, auf einen geeigneten Wert gesetzt, wodurch das Potential auf der Eingangssignalleitung 30 durch Anlegen der Spannungs­ versorgung geeignet gesetzt ist. Wenn der Transistor Q 30 zum Beispiel zum Zeitpunkt des Einschaltens der Stromversor­ gung früher als der Transistor Q 31 leitend wird (oder wenn der Transistor Q 30 eine größere Stromversorgungskapazität aufweist), steigt das Signal Φ sofort auf H-Pegel an, um den Transistor Q 32 leitend zu machen, wodurch die Eingangs­ signalleitung 30 auf das Massepotential Vss rückgestellt wird und das Potential auf der Eingangssignalleitung 30 auf den L-Pegel festgelegt wird. Wenn die Eingangssignalleitung 30 über die Anschlußfläche 20 mit dem Stromversorgungspoten­ tial Vcc verbunden ist, befindet sich das Signal Φ auf H- Pegel, und der Transistor Q 32 ist leitend, bis das Potential der geladenen Eingangssignalleitung 30 die Eingangsschwel­ lenspannung des aus den Transistoren Q 30 und Q 31 gebildeten Inverters beim Einschalten der Stromversorgung übersteigt. Wenn das Potential der Eingangssignalleitung 30 die Schwel­ lenspannung des Inverters aus den Transistoren Q 30 und Q 31 übersteigt, fällt das Signal Φ auf L-Pegel, und der Transi­ stor Q 32 wird gesperrt. Als Ergebnis ist der Strompfad zwi­ schen der Eingangssignalleitung 30 und dem Massepotential Vss aufgetrennt, und der Trennzustand wird während des Zu­ führens elektrischer Leistung aufrechterhalten. Obwohl es erforderlich ist, den Spitzenstrom zum Zeitpunkt des Ein­ schaltens der Stromversorgung zu minimieren, besteht die Möglichkeit, daß ein Strompfad gebildet werden kann, während der Transistor Q 32 in den leitenden Zustand gebracht wird. Wenn in diesem Fall die Impedanz des Transistors Q 32 zum Beispiel durch Erhöhen von dessen Gatelänge vergrößert wird, kann der Wert des Spitzenstroms reduziert werden. Wenn wei­ terhin die Eingangsschwellenspannung des aus den Transistoren Q 30 und Q 31 gebildeten Inverters zum Minimieren der Zeit­ konstanten für das Laden der Eingangssignalleitung 30 und zum Minimieren der Zeitdauer für das Übergehen des Transi­ stors Q 32 in den leitenden Zustand gesetzt wird, kann der Wert des Spitzenstroms zum Zeitpunkt des Einschaltens der Stromversorgung ebenfalls reduziert werden. Fig. 5 is a circuit diagram showing a construction of a function instruction signal generation circuit according to still another embodiment of the invention. In the structure shown in Fig. 5, a feature ratio (a resistance ratio, a threshold voltage ratio, or the like) of the transistors Q 30 and Q 40 , which are an inverter for generating a function instruction signal Φ , is set to an appropriate value, whereby the potential on the input signal line 30 is set appropriately by applying the voltage supply. For example, if transistor Q 30 becomes conductive earlier than transistor Q 31 at the time of turning on the power supply (or if transistor Q 30 has a larger power supply capacity), signal Φ immediately rises to H level to transistor Q To make 32 conductive, whereby the input signal line 30 is reset to the ground potential Vss and the potential on the input signal line 30 is set to the L level. When the input signal line 30 is connected to the power supply potential Vcc via the pad 20 , the signal Φ is at the H level, and the transistor Q 32 is conductive until the potential of the loaded input signal line 30 reaches the input threshold voltage of the transistors Q 30 and Q 31 inverter formed when the power supply is switched on. When the potential of the input signal line 30 exceeds the threshold voltage of the inverter composed of the transistors Q 30 and Q 31 , the signal Φ falls to the L level and the transistor Q 32 is blocked. As a result, the current path between the input signal line 30 and the ground potential Vss is disconnected, and the disconnection state is maintained during the supply of electrical power. Although it is necessary to minimize the peak current at the time the power supply is turned on, there is a possibility that a current path can be formed while transistor Q 32 is brought into conduction. In this case, if the impedance of the transistor Q 32 is increased, for example, by increasing its gate length, the value of the peak current can be reduced. If white terhin the input threshold voltage of the of the transistors Q 30 and Q 31 inverter formed constant 30 and to minimize the time period for transitioning the transi stors Q 32 in the conductive state for the loading of the input signal line to minimize the time is set, the value peak current at the time the power is turned on can also be reduced.

Obwohl die oben beschriebenen jeweiligen Ausführungsbeispiele auf den Fall bezogen sind, daß das Funktionsbestimmungssignal Φ in Abhängigkeit davon erzeugt wird,. ob die Eingangssignalleitung 30 mit dem Spannungsversorgungspotential Vcc verbunden ist oder nicht, kann das Funktionsbestimmungssignal Φ auch in Abhän­ gigkeit davon, ob die Eingangssignalleitung 30 mit dem Masse­ potential Vss verbunden ist oder nicht, erzeugt werden.Although the respective exemplary embodiments described above relate to the case in which the function determination signal Φ is generated as a function thereof. Whether the input signal line 30 is connected to the voltage supply potential Vcc or not, the function determination signal Φ can also be generated depending on whether the input signal line 30 is connected to the ground potential Vss or not.

Fig. 6 ist ein Schaltbild, das einen Aufbau einer Funktions­ bestimmungssignalerzeugungsschaltung gemäß eines vierten Ausführungsbeispiels der Erfindung darstellt. Fig. 6 is a circuit diagram showing a configuration of a function determination signal generating circuit according to a fourth embodiment of the invention.

Bei dem in Fig. 6 gezeigten Aufbau sind p-Kanal-MOS-Transi­ storen Q 40 und Q 41 parallel zueinander zwischen der Strom­ versorgungsleitung 31 und der Eingangssignalleitung 30 vor­ gesehen. Der p-Kanal-MOS-Transistor Q 40 empfängt an seinem Gate ein Signal POR von der Impulserzeugungsschaltung 40. Der p-Kanal-MOS-Transistor Q 41 empfängt ein Funktionsbestim­ mungssignal Φ an seinem Gate. Bei dem in Fig. 6 gezeigten Aufbau wird der Pegel des Funktionsbestimmungssignals Φ in Abhängigkeit davon, ob die mit der Eingangssignalleitung 30 verbundene Anschlußfläche 20 für die Funktionsbestimmung mit dem Masseanschluß 25 verbunden ist oder nicht, gesetzt. Die Impulserzeugungsschaltung 40 hat den gleichen Aufbau wie die mit Bezug auf die Fig. 1 bis 4 beschriebene Schal­ tung, und das Signal POR aus der Inversion des Signals POR wird als ein Signal zum Rückstellen der Eingangssignalleitung 30 verwendet. Nun wird der Betrieb der in Fig. 6 gezeigten Schaltung mit Bezug auf ein in Fig. 7 gezeigtes Betriebs­ signaldiagramm erläutert. In the structure shown in FIG. 6, p-channel MOS transistors Q 40 and Q 41 are seen in parallel with one another between the power supply line 31 and the input signal line 30 . The p-channel MOS transistor Q 40 receives a signal POR from the pulse generating circuit 40 at its gate. The p-channel MOS transistor Q 41 receives a function determination signal Φ at its gate. In the construction shown in FIG. 6, the level of the function determination signal Φ is set depending on whether the connection surface 20 connected to the input signal line 30 is connected to the ground connection 25 for the function determination or not. The pulse generation circuit 40 has the same structure as that described with reference to FIGS. 1 to 4, and the signal POR from the inversion of the signal POR is used as a signal for resetting the input signal line 30 . The operation of the circuit shown in FIG. 6 will now be explained with reference to an operation signal diagram shown in FIG. 7.

Wenn das Stromversorgungspotential Vcc über die Stromver­ sorgungsanschlußfläche 21 an die Stromversorgungsleitung 31 angelegt wird, wird das Steuersignal POR von der Impuls­ erzeugungsschaltung 40 geliefert. Das Signal POR ist ein Signal, das mit einer Verzögerung einer vorbestimmten Zeit nach dem Einschalten der Stromversorgung ansteigt, und zwar in gleicher Weise wie mit Bezug auf die Fig. 2 und 3 be­ schrieben. Daraus folgend befindet sich der Transistor Q 40 im leitenden Zustand, bis das Signal POR nach dem Einschal­ ten der Stromversorgung ansteigt. Es sei angenommen, daß die Anschlußfläche 20 nicht mit dem Masseanschluß 25 ver­ bunden ist; dann wird die Eingangssignalleitung 30 über den im leitenden Zustand befindlichen Transistor Q 40 auf das Stromversorgungspotential Vcc aufgeladen. Wenn der Signal­ potentialpegel auf der Eingangssignalleitung 30 die Eingangs­ schwellenspannung der Inverterstufe übersteigt, fällt das Funktionsbestimmungssignal Φ auf L-Pegel ab. Als Antwort auf den Abfall des Funktionsbestimmungssignals Φ auf L-Pegel wird der Transistor Q 41 leitend, so daß das Stromversorgungs­ potential Vcc von der Stromversorgungsleitung 31 weiterhin an die Eingangssignalleitung 30 angelegt wird, um das Poten­ tial auf der Eingangssignalleitung 30 auf dem Pegel von Vcc zu halten. Wenn das Signal POR von der Impulserzeugungsschal­ tung 40 auf H-Pegel ansteigt, wird andererseits der Tran­ sistor Q 40 gesperrt. Dementsprechend wird, wenn die Anschluß­ fläche 20 sich in offenem Zustand befindet, das Potential auf der Eingangssignalleitung 30 während der Zufuhr elektri­ scher Leistung durch den Transistor Q 41 auf einem H-Pegel gleich dem Vcc-Pegel gehalten.When the power supply potential Vcc is applied to the power supply line 31 through the power supply pad 21 , the control signal POR is supplied from the pulse generating circuit 40 . The signal POR is a signal that rises with a delay of a predetermined time after the power is turned on, in the same manner as described with reference to FIGS. 2 and 3. As a result, the transistor Q 40 is in the conductive state until the signal POR rises after the power supply is switched on. It is assumed that the pad 20 is not connected to the ground terminal 25 ; then the input signal line 30 is charged to the power supply potential Vcc via the transistor Q 40 which is in the conductive state. When the signal potential level on the input signal line 30 exceeds the input threshold voltage of the inverter stage, the function determination signal Φ drops to L level. In response to the drop in the function determination signal Φ to the L level, the transistor Q 41 becomes conductive, so that the power supply potential Vcc from the power supply line 31 continues to be applied to the input signal line 30 to the potential on the input signal line 30 at the level of Vcc to keep. When the signal POR from the pulse generating TIC 40 rises to H level, the Tran sistor Q 40 is locked on the other hand. Accordingly, when the pad 20 is in the open state, the potential on the input signal line 30 is maintained at an H level equal to the Vcc level during the supply of electrical power by the transistor Q 41 .

Als nächstes wird der Betrieb für den Fall, daß die Anschluß­ fläche 20 mit dem Masseanschluß 25 verbunden ist, beschrie­ ben. Wenn in diesem Fall das Stromversorgungspotential Vcc an die Stromversorgungsleitung 31 angelegt wird, wird die Eingangssignalleitung 30 durch den in leitendem Zustand be­ findlichen Transistor Q 40 aufgeladen. Da andererseits die Anschlußfläche 20 mit dem Masseanschluß 25 verbunden ist, wird die Eingangssignalleitung 30 über den Masseanschluß 25 auf den Pegel des Massepotentials Vss entladen. Wenn das Signal von der Impulserzeugungsschaltung 40 auf H-Pegel ansteigt, wird der Transistor Q 40 gesperrt, und die Eingangs­ signalleitung 30 wird auf das Massepotential Vss entladen. Wenn das Potential auf der Eingangssignalleitung 30 kleiner wird als die Eingangsschwellenspannung des aus den Transisto­ ren Q 2 bis Q 4 gebildeten Inverters, steigt das von der In­ verterstufe abgegebene Signal Φ auf H-Pegel, wodurch der Transistor Q 41 gesperrt wird. Bei dem in Fig. 6 gezeigten Aufbau befindet sich der Transistor Q 40 während der Zeit vom Beginn des Anlegens des Stromversorgungspotentials Vcc bis zum Anstieg des Signals (in der Praxis einige Mikro­ sekunden) im leitenden Zustand, und folglich besteht von der Stromversorgungsleitung 31 zum Massepotentialanschluß 25 ein Gleichstrompfad, der das Fließen eines Gleichstroms verursacht. Da jedoch die Impedanz des Transistors Q 40 einen größtmöglichen Wert aufweist, kann der Wert des durch den Pfad fließenden Stroms minimiert werden.Next, the operation in the event that the terminal surface 20 is connected to the ground terminal 25 is described ben. In this case, when the power supply potential Vcc is applied to the power supply line 31 , the input signal line 30 is charged by the transistor Q 40 which is in the conductive state. On the other hand, since the pad 20 is connected to the ground terminal 25 , the input signal line 30 is discharged through the ground terminal 25 to the level of the ground potential Vss . When the signal from the pulse generating circuit 40 at the H level rises, the transistor Q is turned off 40 and the input signal line 30 is discharged to the ground potential Vss. When the potential on the input signal line 30 becomes smaller than the input threshold voltage of the inverter formed from the transistors Q 2 to Q 4 , the signal Φ output by the inverter stage rises to the H level, whereby the transistor Q 41 is blocked. In the structure shown in Fig. 6, the transistor Q 40 is in the conductive state during the time from the start of the application of the power supply potential Vcc to the rise of the signal (in practice a few microseconds), and consequently there is from the power supply line 31 to the ground potential connection 25 is a direct current path that causes a direct current to flow. However, since the impedance of the transistor Q 40 is as large as possible, the value of the current flowing through the path can be minimized.

Fig. 8 ist ein Schaltbild, das einen Aufbau eines fünften Ausführungsbeispiels der Erfindung zeigt, bei dem das Ein­ gangsgatter eines CMOS-Inverters mit der Eingangssignallei­ tung 30 verbunden ist und bei dem das Ausgangsgatter mit dem Gate des MOS-Transistors Q 41 verbunden ist und der zum Steuern des Betriebs des p-Kanal-MOS-Transistors Q 41 vorge­ sehen ist. Der CMOS-Inverter zum Steuern des Betriebs des Transistors Q 41 weist einen p-Kanal-MOS-Transistor Q 42 und einen n-Kanal-MOS-Transistor Q 43 auf, die in komplementärer Weise miteinander verbunden sind. Bei diesem Aufbau ist die Eingangsschwellenspannung des aus den Transistoren Q 42 und Q 43 gebildeten Inverters auf einen geeigneten Wert zum Fest­ halten des Potentials auf der Eingangssignalleitung 30 zur Zeit des Einschaltens der Stromversorgung festgelegt. Auch bei dem in Fig. 8 gezeigten Schaltungsaufbau wird die Ein­ gangssignalleitung 30 für eine bestimmte Zeit durch die Funk­ tion des Transistors Q 40 geladen, und wenn das Potential der geladenen Eingangssignalleitung 30 die Eingangsschwel­ lenspannung des aus den Transistoren Q 42 und Q 43 gebildeten Inverters übersteigt, wird ein Signal mit L-Pegel an das Gate des Transistors Q 41 angelegt. Als Ergebnis wird der Transistor Q 41 leitend, so daß die Eingangssignalleitung 30 auf dem Stromversorgungspotential Vcc gehalten wird, wenn sich die Anschlußfläche 20 in offenem Zustand befindet. Wenn die Anschlußfläche 20 mit dem Pegel des Massepotentials Vss verbunden ist, werden die Transistoren Q 40 und Q 41 beide nach dem Anstieg des Signals auf den H-Pegel nach Anlegen des Stromversorgungspotentials Vcc gesperrt, und folglich existiert kein Gleichstrompfad, und es wird keine Leistung verbraucht, wenn die Eingangssignalleitung 30 mit dem Masse­ potential Vss verbunden ist. Fig. 8 is a circuit diagram showing a structure of a fifth embodiment of the invention in which the input gate of a CMOS inverter is connected to the input signal line 30 and in which the output gate is connected to the gate of the MOS transistor Q 41 and which is seen to control the operation of the p-channel MOS transistor Q 41 . The CMOS inverter for controlling the operation of the transistor Q 41 has a p-channel MOS transistor Q 42 and an n-channel MOS transistor Q 43 , which are connected to one another in a complementary manner. With this structure, the input threshold voltage of the inverter formed by the transistors Q 42 and Q 43 is set to a suitable value for holding the potential on the input signal line 30 at the time the power supply is turned on. Also in the circuit structure shown in Fig. 8, A is input signal line 30 for a certain time by the radio tion of the transistor Q load 40, and when the potential of the loaded input signal line 30, the Eingangsschwel lenspannung of the of the transistors Q 42 and Q 43 inverter formed exceeds, an L-level signal is applied to the gate of transistor Q 41 . As a result, transistor Q 41 becomes conductive so that input signal line 30 is maintained at power supply potential Vcc when pad 20 is in the open state. When the pad 20 is connected to the ground potential Vss level, the transistors Q 40 and Q 41 are both turned off after the signal rises to the H level after the power supply potential Vcc is applied , and hence there is no DC path and no power consumed when the input signal line 30 is connected to the ground potential Vss .

Fig. 9 ist ein Schaltbild, das einen Aufbau einer Signal­ erzeugungsschaltung gemäß eines sechsten Ausführungsbeispiels der Erfindung darstellt. Bei dem in Fig. 9 gezeigten Aufbau wird das Steuersignal Φ verwendet, um das Potential auf der Eingangssignalleitung 30 zu erhalten, und es wird auch als ein Betriebssteuersignal für einen p-Kanal-MOS-Transistor Q 52 zum Auftrennen eines Strompfads verwendet. Der in Fig. 9 gezeigte Aufbau entspricht dem in Fig. 5 gezeigten Aufbau. Somit ist das ursprüngliche Potential auf der Eingangssignal­ leitung 30 zum Zeitpunkt des Einschaltens der Stromversor­ gung durch geeignetes Einstellen eines Verhältnisses von Eigenschaften der Transistioren Q 50 und Q 51 (und zwar eines Widerstandsverhältnisses und eines Schwellenspannungsver­ hältnisses, eines Stromversorgungsfähigkeitsverhältnisses usw.) sichergestellt. Wenn bei diesem Aufbau von Fig. 9 zum Beispiel die Leistungsfähigkeit des Transistors Q 50 kleiner ist als jene des Transistors Q 51 und wenn der Transistor Q 51 unmittelbar nach dem Einschalten der Stromversorgung früher leitend wird als der Transistor Q 50, fällt das Signal Φ unmittelbar nach dem Einschalten der Stromversorgung auf den L-Pegel ab, und der Transistor Q 51 befindet sich unmit­ telbar nach dem Einschalten im leitenden Zustand, um die Eingangssignalleitung 30 auf den Pegel des Stromversorgungs­ potentials Vcc aufzuladen. Das Signal Φ wird durch den Be­ trieb des aus den Transistoren Q 50 und Q 51 gebildeten Inver­ ters auf den L-Pegel gesetzt, so daß der leitende Zustand des Transistors Q 52 aufrechterhalten wird. Damit kann das Potential auf der Eingangssignalleitung 30 unmittelbar nach dem Einschalten der Stromversorgung auf dem festen Pegel des Stromversorgungspotentials Vcc gehalten werden. Wenn die Anschlußfläche 20 mit dem Massepotential Vss verbunden ist, obwohl der Transistor Q 52 für einen sehr kurzen Zeitraum in den leitenden Zustand gebracht ist, da die Eingangssignal­ leitung 30 über die Anschlußfläche 20 auf das Massepotential entladen wird, geht das Anweisungssignai Φ schnell auf den H-Pegel über, um den Transistor Q 52 zu sperren, wodurch der Strompfad aufgetrennt wird. Wenn in diesem Fall der Tran­ sistor Q 52 mit einer hohen Impedanz ausgelegt ist, wird es möglich, den Betrag des Stromflusses durch den leitenden Transistor Q 52 zu reduzieren. Wenn in diesem Falle die Ein­ gangsschwellenspannung des aus den Transistoren Q 50 und Q 51 gebildeten Inverters auf einen geeigneten Wert gesetzt ist, kann der Transistor Q 52 während des Entladens der Eingangs­ signalleitung 30 gesperrt werden, was ermöglicht, den Spit­ zenstrom zur Zeit des Einschaltens der Stromversorgung zu minimieren. Auch im Fall des Verbindens der Anschlußfläche 20 mit dem Massepotential Vss ist der im Inverter zum Liefern des Signals Φ enthaltene Transistor Q 2 dafür vorgesehen, die Eingangsschwellenspannung der Inverterstufe einzustellen. Es ist jedoch nicht gesondert erforderlich, den Transistor Q 2 vorzusehen. Fig. 9 is a circuit diagram illustrating a configuration of a signal generating circuit according to a sixth embodiment of the invention. In the structure shown in Fig. 9, the control signal Φ is used to maintain the potential on the input signal line 30 , and it is also used as an operation control signal for a p-channel MOS transistor Q 52 for cutting a current path. The structure shown in FIG. 9 corresponds to the structure shown in FIG. 5. Thus, the original potential on the input signal line 30 at the time of turning on the power supply is secured by appropriately setting a ratio of the properties of the transistors Q 50 and Q 51 (namely, a resistance ratio and a threshold voltage ratio, a power supply ratio, etc.). For example, in this structure of Fig. 9, if the performance of the transistor Q 50 is less than that of the transistor Q 51 and if the transistor Q 51 turns on sooner than the transistor Q 50 immediately after turning on the power supply, the signal Φ falls immediately after switching on the power supply to the L level, and the transistor Q 51 is immediately after switching on in the conductive state to charge the input signal line 30 to the level of the power supply potential Vcc . The signal Φ is set to the L level by the operation of the inverter formed from the transistors Q 50 and Q 51 , so that the conductive state of the transistor Q 52 is maintained. Thus, the potential on the input signal line 30 can be kept at the fixed level of the power supply potential Vcc immediately after the power supply is turned on. When the terminal area 20 is connected to the ground potential Vss while the transistor Q is taken for a very short period of time in the conducting state 52, since the input signal line is discharged 30 via the pad 20 to the ground potential, the Anweisungssignai Φ goes quickly to the H level above to turn off transistor Q 52 , thereby breaking the current path. In this case, if the transistor Q 52 is designed with a high impedance, it becomes possible to reduce the amount of current flow through the conductive transistor Q 52 . In this case, when the input threshold voltage of the inverter formed by the transistors Q 50 and Q 51 is set to an appropriate value, the transistor Q 52 can be blocked during the discharge of the input signal line 30 , which enables the peak current at the time of turning on to minimize the power supply. Also in the case of connecting the connection surface 20 to the ground potential Vss , the transistor Q 2 contained in the inverter for supplying the signal Φ is provided for setting the input threshold voltage of the inverter stage. However, it is not necessary to provide transistor Q 2 separately.

Obwohl in den oben beschriebenen jeweiligen Ausführungsbei­ spielen der Schaltungsaufbau zum Erzeugen des Funktionsaus­ wahlsignals in der integrierten Halbleiterschaltung mit CMOS- Schaltungs-Aufbau beschrieben worden ist, ist die vorliegende Erfindung auch auf andere das Drahtbond-Auswahlsystem ver­ wendende Fälle anwendbar, bei denen zum Beispiel, wie in Fig. 10 ge­ zeigt ist, die Auswahl verfügbarer Anschlußflächen durch die Drahtbondauswahltechnik erfolgt, um das Anpassen durch entsprechende Bondanschlußflächen bei einer Gehäuseform anzu­ wenden. Insbesondere ist die vorliegende Erfindung auf den in Fig. 10 gezeigten Aufbau anwendbar, der eine Auswahlsi­ gnalerzeugungsschaltung 66 zum Erzeugen eines Anschlußflä­ chenbestimmungssignals und eine Anschlußflächenumschaltschal­ tung 65 zum Verbinden entweder der Anschlußfläche 60 a oder der Anschlußfläche 60 c mit einer internen Schaltung 67 in Abhängigkeit von einem Signal von der Auswahlsignalerzeu­ gungsschaltung 66 aufweist. Ein ähnliches Problem wie in bisher verwendeten Auswahlsignalerzeugungsschaltungen tritt in der Auswahlsignalerzeugungsschaltung 66 in dem in Fig. 10 gezeigten Aufbau auf, da ein Pegel eines von der Auswahl­ signalerzeugungsschaltung 66 erzeugten Signals in Abhängig­ keit vom Vorhandensein oder Nichtvorhandensein einer Bondver­ bindung zur Bondanschlußfläche 60 b gesetzt wird, um entweder die Bondanschlußfläche 60 a oder 60 c mittels der Anschlußflä­ chenumschaltschaltung 65 zu verbinden. Wenn die vorliegende Erfindung auf diesen Aufbau angewendet wird, kann jedoch die gleiche Wirkung wie in den oben beschriebenen Ausfüh­ rungsbeispielen erhalten werden, und es wird möglich, eine integrierte Halbleiterschaltung zu schaffen, die eine Aus­ wahlsignalerzeugungsschaltung mit geringer Leistungsaufnahme aufweist.Although the circuitry for generating the function selection signal in the semiconductor integrated circuit having the CMOS circuitry has been described in the respective embodiments described above, the present invention is also applicable to other cases using the wire bond selection system in which, for example, As shown in Fig. 10, the selection of available pads is made by the wire bond selection technique to apply the matching by corresponding bond pads to a package shape. In particular, the present invention is applicable to the structure shown in FIG. 10 which includes a selection signal generating circuit 66 for generating a terminal surface determination signal and a terminal switching circuit 65 for connecting either the terminal surface 60 a or the terminal surface 60 c to an internal circuit 67 depending on a signal from the selection signal generating circuit 66 . A similar problem as in the selection signal generation circuits used hitherto occurs in the selection signal generation circuit 66 in the structure shown in FIG. 10, since a level of a signal generated by the selection signal generation circuit 66 is set depending on the presence or absence of a bond connection to the bond pad 60 b in order to connect either the bond pad 60 a or 60 c by means of the switch switch circuit 65 . However, when the present invention is applied to this structure, the same effect as in the above-described embodiments can be obtained, and it becomes possible to provide a semiconductor integrated circuit having a selection signal generating circuit with low power consumption.

Außerdem versteht es sich von selbst, daß, obwohl in den oben beschriebenen Ausführungsbeispielen die Auswahl von Funktionen oder das Schalten von Anschlußflächen in einer integrierten Halbleiterschaltung, wie etwa einem DRAM durch Verwenden des Drahtbondens ausgeführt wird, die Erfindung auch auf andere Fälle anwendbar ist, wie etwa einen Fall, bei dem das Schalten einer Verbindung zum Erzeugen eines Funktionsanweisungssignals eines vorbestimmten Pegels durch die Master-Slicing-Technik erfolgt, oder den Fall, bei dem die Master-Slicing-Technik und die Drahtbond-Auswahltechnik gemischt verwendet werden.In addition, it goes without saying that, although in the the embodiments described above the selection of Functions or the switching of connection areas in one semiconductor integrated circuit such as a DRAM Using wire bonding is carried out the invention is also applicable to other cases, such as a case where switching a connection to generate a Function instruction signal of a predetermined level the master slicing technique is used, or the case where the master slicing technique and the wire bond selection technique can be used mixed.

Ferner gilt, daß, obwohl in den oben beschriebenen Ausfüh­ rungsbeispielen ein Betriebsmodebestimmungssignal in einem DRAM als ein Beispiel beschrieben worden ist, die Erfindung nicht auf dieses beschränkt ist. Die vorliegende Erfindung ist vielmehr auch auf andere Schaltungsaufbauten insofern anwendbar, als sie ermöglicht, daß ein internes Funktionsbe­ stimmungssignal in Abhängigkeit von einem Potential auf einer Eingangssignalleitung erzeugt wird. Weiterhin ist die vor­ liegende Erfindung auch auf einen Aufbau zum Auswählen von Gleichspannungseigenschaften einer Einrichtung anwendbar, wie zum Beispiel zum Umschalten zwischen einer Einrichtung mit extrem niedrigem Standby-Strom und einer Einrichtung mit normalem Standby-Strom durch Verbinden von Bondanschlüs­ sen.Furthermore, although in the above-described embodiments Examples of an operating mode determination signal in one DRAM has been described as an example, the invention is not limited to this. The present invention is rather also on other circuit structures insofar applicable when it allows an internal function mood signal depending on a potential on one Input signal line is generated. Furthermore, the front is lying invention also on a structure for selecting DC properties of a device applicable, such as switching between facilities with extremely low standby power and one facility with normal standby current by connecting bond connections sen.

In gleicher Weise gilt, daß, obwohl in den oben beschriebenen Ausführungsbeispielen in Verbindung mit den Zeichnungen ein spezifischer Schaltungsaufbau mit einer Einrichtung zum Auf­ trennen eines Strompfades im Fall der Verbindung der Ein­ gangssignalleitung mit dem Stromversorgungspotential oder dem Massepotential beschrieben worden ist, die vorliegende Erfindung nicht darauf beschränkt ist und daß jeder andere Schaltungsaufbau verwendet werden kann insofern, als die Erfindung das Auftrennen eines Strompfads durch eine Ein­ gangssignalleitung in Abhängigkeit vom Einschalten einer Stromversorgung ermöglicht. In the same way, although in those described above Embodiments in conjunction with the drawings specific circuit structure with a device for opening disconnect a current path in the case of connection of the on output signal line with the power supply potential or the ground potential has been described, the present Invention is not limited to this and that everyone else Circuitry can be used in that the Invention the separation of a current path by an output signal line depending on switching on a Power supply enables.

Wie im vorstehenden beschrieben ist, wird gemäß der vorlie­ genden Erfindung, wenn die Eingangssignalleitung (die Signal­ leitung zum Eingeben des Funktionsbestimmungssignals) mit dem Stromversorgungspotential oder dem Massepotential in der internen Funktionsanweisungssignalerzeugungsschaltung in der integrierten Halbleiterschaltung verbunden wird, ein Aufbau zum Auftrennen des durch die Eingangssignalleitung gebildeten Strompfads in Abhängigkeit vom Einschalten der Stromversorgung verwendet, um eine Gleichstromkomponente abzutrennen, selbst wenn die Eingangssignalleitung mit einem vorbestimmten Potential verbunden ist. Damit kann eine inte­ grierte Halbleiterschaltung mit extrem niedrigen Standby- Strom-Eigenschaften geschaffen werden.As described above, according to the present ing invention when the input signal line (the signal line for entering the function determination signal) with the power supply potential or the ground potential in the internal function instruction signal generation circuit is connected in the semiconductor integrated circuit, a structure for separating the through the input signal line formed current path depending on switching on Power supply used to be a DC component disconnect even if the input signal line with a predetermined potential is connected. An inte Integrated semiconductor circuit with extremely low standby Electricity properties are created.

Claims (12)

1. Integrierte Halbleiterschaltung mit Betriebsfunktionen, die in Abhängigkeit vom Verdrahtetsein zwischen einer ersten Bondanschlußfläche (20) und einem vorbestimmten Stromver­ sorgungspotential bestimmt sind, mit
einer ersten Potentialversorgungsleitung (31) zum Versorgen mit einem Betriebsstromversorgungspotential (Vcc),
einer Einrichtung (Q 2, Q 3, Q 4) zum Erzeugen eines Signals zum Bestimmen einer der Betriebsfunktionen als Antwort auf ein Potential auf einer mit der ersten Bondanschlußfläche (20) verbundenen Eingangssignalleitung (30),
einer Einrichtung (40) zum Erzeugen eines Aktivierungssignals während einer vorbestimmen Zeitdauer als Antwort auf das Liefern des Betriebsstromversorgungspotentials an die erste Potentialversorgungsleitung,
einer Einrichtung (Q 11, Q 40, Q 52), die als Antwort auf ein Ausgangssignal der Aktivierungssignalerzeugungseinrichtung (40) aktiviert wird, zum Rückstellen der Eingangssignallei­ tung (30) auf ein vorbestimmtes Potential und ,
einer Einrichtung (Q 12, Q 13, Q 14; Q 3, Q 4, Q 12; Q 30, Q 31, Q 32; Q 3, Q 4, Q 41; Q 41, Q 42, Q 43; Q 50, Q 51, Q 52) zum Setzen und Halten des Potentials auf der Eingangssignalleitung (30) in Abhängigkeit vom Potential auf der Eingangssignalleitung (30) und zum Auftrennen eines Strompfads, der die Eingangs­ signalleitung (30), die erste Bondanschlußfläche (20) und das vorbestimmte Stromversorgungspotential aufweist, wenn die erste Bondanschlußfläche (20) mit dem vorbestimmten Stromversorgungspotential verbunden ist.
1. Integrated semiconductor circuit with operating functions, which are determined depending on the wired between a first bond pad ( 20 ) and a predetermined Stromver supply potential
a first potential supply line ( 31 ) for supplying an operating power supply potential (Vcc) ,
a device ( Q 2 , Q 3 , Q 4 ) for generating a signal for determining one of the operating functions in response to a potential on an input signal line ( 30 ) connected to the first bond pad ( 20 ),
means ( 40 ) for generating an activation signal for a predetermined period of time in response to the supply of the operating power supply potential to the first potential supply line,
a device ( Q 11 , Q 40 , Q 52 ), which is activated in response to an output signal of the activation signal generating device ( 40 ), for resetting the input signal line ( 30 ) to a predetermined potential and,
a device ( Q 12 , Q 13 , Q 14 ; Q 3 , Q 4 , Q 12 ; Q 30 , Q 31 , Q 32 ; Q 3 , Q 4 , Q 41 ; Q 41 , Q 42 , Q 43 ; Q 50 , Q 51 , Q 52 ) for setting and holding the potential on the input signal line ( 30 ) in dependence on the potential on the input signal line ( 30 ) and for disconnecting a current path which the input signal line ( 30 ), the first bond pad ( 20 ) and has the predetermined power supply potential when the first bond pad ( 20 ) is connected to the predetermined power supply potential.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Bondanschlußfläche (20) so ausgelegt ist, daß sie eine der Betriebsfunktionen der integrierten Halbleiterschaltung in Abhängigkeit von einer Verbindung der ersten Bondanschlußfläche (20) mit dem Betriebsstromversorgungspotential bestimmt, und daß die Rückstelleinrichtung (Q 11) eine Schaltung ist, die zwischen der Eingangssignalleitung (30) und einem von dem Betriebsstromversorgungspotential unterschiedlichen zweiten Stromversorgungspotential vorgesehen ist und als Antwort auf das Ausgangssignal der Aktivierungssignalerzeugungseinrich­ tung (40) freigegeben wird, um die Eingangssignalleitung (30) auf das zweite Stromversorgungspotential rückzustellen, wenn die erste Bondanschlußfläche (20) nicht mit dem Be­ triebsstromversorgungspotential verbunden ist. 2. Integrated semiconductor circuit according to claim 1, characterized in that the first bond pad ( 20 ) is designed so that it determines one of the operating functions of the integrated semiconductor circuit as a function of a connection of the first bond pad ( 20 ) to the operating power supply potential, and that the reset device ( Q 11 ) is a circuit which is provided between the input signal line ( 30 ) and a second power supply potential which is different from the operating power supply potential and is released in response to the output signal of the activation signal generating device ( 40 ) to the input signal line ( 30 ) to the second power supply potential reset if the first bond pad ( 20 ) is not connected to the operating power supply potential. 3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltung (Q 11) ein Schalt­ transistor hoher Impedanz ist.3. Integrated semiconductor circuit according to claim 2, characterized in that the circuit ( Q 11 ) is a switching transistor of high impedance. 4. Integrierte Halbleiterschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Erhalte- und Auftrenneinrich­ tung (Q 12, Q 13, Q 14) einen Inverter (Q 13, Q 14), der zwischen dem Betriebsstrom­ versorgungspotential und dem zweiten Stromversorgungspoten­ tial vorgesehen ist, zum Invertieren des Potentials auf der Eingangssignalleitung (30) und zum Abgeben des invertierten Potentials und
einen Schalttransistor (Q 12), der zwischen der Eingangssi­ gnalleitung (30) und dem zweiten Stromversorgungspotential vorgesehen ist und der sich als Antwort auf das Ausgangssi­ gnal des Inverters (Q 13, Q 14) im nicht-leitenden Zustand befindet, aufweist. 5. Integrierte Halbleiterschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Erhalte- und Auftrennein­ richtung (Q 12, Q 13, Q 14) einen Schalttransistor (Q 12) auf­ weist, der zwischen der Eingangssignalleitung (30) und dem zweiten Stromversorgungspotential vorgesehen ist, und daß der Schaltbetrieb des Schalttransistors (Q 12) in Abhängigkeit von einem Ausgangssignal der Funktionsbestimmungssignaler­ zeugungseinrichtung (Q 2, Q 3, Q 4) gesteuert wird.
4. Integrated semiconductor circuit according to claim 2 or 3, characterized in that the receive and Auftrenneinrich device ( Q 12 , Q 13 , Q 14 ) an inverter (Q 13 , Q 14 ), the supply potential between the operating current and the second power supply potential is provided for inverting the potential on the input signal line ( 30 ) and for outputting the inverted potential and
a switching transistor ( Q 12 ) which is provided between the input signal line ( 30 ) and the second power supply potential and which is in response to the output signal of the inverter ( Q 13 , Q 14 ) in the non-conductive state. 5. Integrated semiconductor circuit according to claim 2 or 3, characterized in that the receive and Auftrennein direction (Q 12 , Q 13 , Q 14 ) has a switching transistor ( Q 12 ) which between the input signal line ( 30 ) and the second power supply potential is provided, and that the switching operation of the switching transistor ( Q 12 ) in dependence on an output signal of the function determination signal generating device ( Q 2 , Q 3 , Q 4 ) is controlled.
6. Integrierte Halbleiterschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Rückstelleinrichtung (Q 11, Q 40, Q 52) und die Erhalte- und Auftrenneinrichtung (Q 30, Q 31, Q 32) gemeinsam einen Schalttransistor (Q 32) aufweisen, der zwischen der Eingangssignalleitung (30) und dem zweiten Stromversorgungspotential vorgesehen ist und dessen Betrieb in Abhängigkeit von Ausgangssignalen (Q 30, Q 31) an die Funk­ tionsbestimmungssignalerzeugungseinrichtung (Q 2, Q 3, Q 4) ge­ steuert wird.6. Integrated semiconductor circuit according to claim 2 or 3, characterized in that the resetting device ( Q 11 , Q 40 , Q 52 ) and the receiving and separating device ( Q 30 , Q 31 , Q 32 ) together have a switching transistor ( Q 32 ) which is provided between the input signal line (30) and the second power supply potential and its operation in response to output signals (Q 30, Q 31) to the radio tion determination signal generating means (Q 2, Q 3, Q 4) ge is controlled. 7. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Bondanschlußfläche (20) so ausgelegt ist, daß sie eine der Betriebsfunktionen der Schaltung in Abhängigkeit von der Verbindung der ersten Bondanschlußfläche (20) mit einem vom Betriebsstromversor­ gungspotential verschiedenen zweiten Stromversorgungspoten­ tial bestimmt, und daß die Rückstelleinrichtung (Q 11, Q 40, Q 52) eine Schaltung (Q 40) aufweist, die zwischen der ersten Potentialversorgungs­ leitung und der Eingangssignalleitung (30) vorgesehen ist und die in Abhängigkeit vom Ausgangssignal der Aktivierungs­ signalerzeugungseinrichtung (40) gesteuert wird, um die Ein­ gangssignalleitung (30) auf das Betriebsstromversorgungs­ potential rückzustellen, wenn die Eingangssignalleitung (30) nicht mit dem zweiten Stromversorgungspotential verbunden ist.7. Integrated semiconductor circuit according to claim 1, characterized in that the first bond pad ( 20 ) is designed such that it determines one of the operating functions of the circuit depending on the connection of the first bond pad ( 20 ) with a supply potential different from the operating current supply potential , and that the reset device ( Q 11 , Q 40 , Q 52 ) has a circuit ( Q 40 ) which is provided between the first potential supply line and the input signal line ( 30 ) and which is controlled as a function of the output signal of the activation signal generating device ( 40 ) is to reset the input signal line ( 30 ) to the operating power supply potential when the input signal line ( 30 ) is not connected to the second power supply potential. 8. Integrierte Halbleiterschaltung nach Anspruch 1 oder 7, dadurch gekennzeichnet, daß die Halte- und Auftrenneinrich­ tung (Q 41, Q 42, Q 43) einen Schalttransistor (Q 41) aufweist, der zwischen der Eingangssignalleitung (30) und der ersten Potentialversorgungsleitung vorgesehen ist und der als Ant­ wort auf ein Ausgangssignal der Funktionsbestimmungssignal­ erzeugungseinrichtung (Q 2, Q 3, Q 4) gesperrt wird.8. Integrated semiconductor circuit according to claim 1 or 7, characterized in that the holding and Auftrenneinrich device ( Q 41 , Q 42 , Q 43 ) has a switching transistor ( Q 41 ) which is provided between the input signal line ( 30 ) and the first potential supply line is and as a response to an output signal of the function determination signal generating device ( Q 2 , Q 3 , Q 4 ) is blocked. 9. Integrierte Halbleiterschaltung nach Anspruch 1 oder 7, dadurch gekennzeichnet, daß die Erhalte- und Auftrennein­ richtung (Q 41, Q 42, Q 43)
einen Inverter (Q 42, Q 43), der zwischen dem Betriebsstrom­ versorgungspotential und dem zweiten Stromversorgungspoten­ tial vorgesehen ist, zum Invertieren des Potentials auf der Eingangssignalleitung (30) und zum Ausgeben des invertierten Potentials und
einen Schalttransistor (Q 41), der zwischen der ersten Poten­ tialversorgungsleitung und der Eingangssignalleitung (30) vorgesehen ist und dessen Einschalt- und Ausschaltbetrieb in Abhängigkeit vom Ausgangssignal des Inverters (Q 42, Q 43) gesteuert wird, aufweist.
9. Integrated semiconductor circuit according to claim 1 or 7, characterized in that the receive and Auftrennein direction ( Q 41 , Q 42 , Q 43 )
an inverter ( Q 42 , Q 43 ), which is provided between the operating current supply potential and the second current supply potential, for inverting the potential on the input signal line ( 30 ) and for outputting the inverted potential and
a switching transistor ( Q 41 ), which is provided between the first potential supply line and the input signal line ( 30 ) and whose switch-on and switch-off operation is controlled as a function of the output signal of the inverter ( Q 42 , Q 43 ).
10. Integrierte Halbleiterschaltung nach Anspruch 1 oder 7, dadurch gekennzeichnet, daß die Rückstelleinrichtung (Q 11, Q 40, Q 52) und die Erhalte- und Auftrenneinrichtung (Q 50, Q 51, Q 52) gemeinsam einen Schalttransistor (Q 52) aufweisen, der zwischen der ersten Potentialversorgungsleitung und der Eingangssignalleitung (30) vorgesehen ist und dessen Schalt­ betrieb in Abhängigkeit vom Ausgangssignal der Funktionsbe­ stimmungssignalerzeugungseinrichtung (Q 50, Q 51) gesteuert wird.10. Integrated semiconductor circuit according to claim 1 or 7, characterized in that the resetting device ( Q 11 , Q 40 , Q 52 ) and the receiving and separating device ( Q 50 , Q 51 , Q 52 ) together have a switching transistor ( Q 52 ) , which is provided between the first potential supply line and the input signal line ( 30 ) and whose switching operation is controlled as a function of the output signal of the function signal generating device ( Q 50 , Q 51 ). 11. Integrierte Halbleiterschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Aktivierungssignalerzeugungs­ einrichtung (40) eine Einrichtung (Q 20, C) zum Verzögern eines Anstiegs des Potentials auf der ersten Potentialver­ sorgungsleitung aufweist.11. Integrated semiconductor circuit according to one of claims 1 to 10, characterized in that the activation signal generating device ( 40 ) has a device ( Q 20 , C ) for delaying an increase in the potential on the first potential supply line. 12. Integrierte Halbleiterschaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Aktivierungssignalerzeugungs­ einrichtung (40) einen Inverter (I 1, I 2, I 3) zum Empfangen eines Ausgangssignals der Verzögerungseinrichtung (Q 20, C) aufweist.12. Integrated semiconductor circuit according to claim 11, characterized in that the activation signal generating device ( 40 ) has an inverter ( I 1 , I 2 , I 3 ) for receiving an output signal of the delay device ( Q 20 , C ). 13. Integrierte Halbleiterschaltung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (Q 20, C) eine RC-Verzögerungseinrichtung mit einer einen Widerstand darstellenden Einrichtung (Q 20) und einer kapazitiven Ein­ richtung (C) aufweist.13. Integrated semiconductor circuit according to claim 11 or 12, characterized in that the delay device ( Q 20 , C ) has an RC delay device with a device representing a resistor ( Q 20 ) and a capacitive device ( C ).
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0573965A2 (en) * 1992-06-10 1993-12-15 Nec Corporation Semiconductor device having bonding optional circuit
EP0742589A1 (en) * 1995-05-09 1996-11-13 United Memories, Inc. Bond pad option for integrated circuits
WO2002078076A2 (en) * 2001-03-26 2002-10-03 Micronas Gmbh Method for realizing wiring options in an integrated circuit and a corresponding integrated circuit

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051622A (en) * 1989-11-08 1991-09-24 Chips And Technologies, Inc. Power-on strap inputs
JPH03228351A (en) * 1990-02-02 1991-10-09 Mitsubishi Electric Corp Semiconductor device
JP3079515B2 (en) * 1991-01-29 2000-08-21 株式会社東芝 Gate array device, input circuit, output circuit, and step-down circuit
JPH04278558A (en) * 1991-03-07 1992-10-05 Nec Corp Semiconductor device
JP2827062B2 (en) * 1991-09-04 1998-11-18 シャープ株式会社 Integrated circuit
JPH0669425A (en) * 1992-06-10 1994-03-11 Nec Corp Semiconductor device
JP2994168B2 (en) * 1993-03-10 1999-12-27 日本電気株式会社 Initial state setting circuit
US5574633A (en) * 1994-02-23 1996-11-12 At&T Global Information Solubions Company Multi-phase charge sharing method and apparatus
EP0685847B1 (en) * 1994-05-31 2002-05-02 STMicroelectronics S.r.l. Low dissipation initialization circuit, particularly for memory registers
US5581201A (en) * 1994-06-30 1996-12-03 Tandem Computers Incorporated Apparatus for unit control and presence detection
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US6525971B2 (en) 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
JP3415347B2 (en) * 1995-10-25 2003-06-09 Necエレクトロニクス株式会社 Input circuit for setting operation mode of microcomputer
US7681005B1 (en) * 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
KR100203140B1 (en) * 1996-06-29 1999-06-15 김영환 Semiconductor storage device
US6401186B1 (en) 1996-07-03 2002-06-04 Micron Technology, Inc. Continuous burst memory which anticipates a next requested start address
US6981126B1 (en) 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
KR100206931B1 (en) * 1996-08-23 1999-07-01 구본준 Supply circuit
JP3319960B2 (en) * 1996-10-17 2002-09-03 富士通株式会社 Semiconductor device
US7103742B1 (en) 1997-12-03 2006-09-05 Micron Technology, Inc. Burst/pipelined edo memory device
US6335646B1 (en) * 1999-04-28 2002-01-01 Oki Electric Industry Co., Ltd. Power-on reset circuit for generating a reset pulse signal upon detection of a power supply voltage
US7131033B1 (en) 2002-06-21 2006-10-31 Cypress Semiconductor Corp. Substrate configurable JTAG ID scheme
US7818640B1 (en) 2004-10-22 2010-10-19 Cypress Semiconductor Corporation Test system having a master/slave JTAG controller
US8680901B2 (en) * 2012-08-06 2014-03-25 Texas Instruments Incorporated Power on reset generation circuits in integrated circuits

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1197317A (en) * 1966-07-05 1970-07-01 Sharp Kk Semiconductor Integrated Circuit Arrangement
DE3218992A1 (en) * 1982-05-19 1983-11-24 Siemens AG, 1000 Berlin und 8000 München Monolithically integrated circuit
DE3712178A1 (en) * 1986-04-17 1987-10-22 Mitsubishi Electric Corp SEMICONDUCTOR DEVICE

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4307306A (en) * 1979-05-17 1981-12-22 Rca Corporation IC Clamping circuit
JPS58140649A (en) * 1982-02-16 1983-08-20 Fujitsu Ltd Voltage detecting circuit
US4591745A (en) * 1984-01-16 1986-05-27 Itt Corporation Power-on reset pulse generator
US4631420A (en) * 1984-02-09 1986-12-23 Sanders Associates, Inc. Dynamic flip-flop with static reset
US4581552A (en) * 1984-02-17 1986-04-08 Texas Instruments Incorporated Power-up clear circuitry having two thresholds
JPS6110319A (en) * 1984-05-30 1986-01-17 Fujitsu Ltd Output control circuit
US4716323A (en) * 1985-04-27 1987-12-29 Kabushiki Kaisha Toshiba Power voltage drop detecting circuit
US4677321A (en) * 1985-09-10 1987-06-30 Harris Corporation TTL compatible input buffer
JPH0685497B2 (en) * 1985-12-20 1994-10-26 株式会社東芝 Semiconductor integrated circuit
US4716322A (en) * 1986-03-25 1987-12-29 Texas Instruments Incorporated Power-up control circuit including a comparator, Schmitt trigger, and latch
JP2741022B2 (en) * 1987-04-01 1998-04-15 三菱電機株式会社 Power-on reset pulse generation circuit
FR2619939B1 (en) * 1987-09-01 1989-12-08 Thomson Semiconducteurs ADDRESS TRANSITION DETECTION CIRCUIT
US4812679A (en) * 1987-11-09 1989-03-14 Motorola, Inc. Power-on reset circuit
US4877980A (en) * 1988-03-10 1989-10-31 Advanced Micro Devices, Inc. Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus
US4885476A (en) * 1989-03-06 1989-12-05 Motorola, Inc. Power-on reset circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1197317A (en) * 1966-07-05 1970-07-01 Sharp Kk Semiconductor Integrated Circuit Arrangement
DE3218992A1 (en) * 1982-05-19 1983-11-24 Siemens AG, 1000 Berlin und 8000 München Monolithically integrated circuit
DE3712178A1 (en) * 1986-04-17 1987-10-22 Mitsubishi Electric Corp SEMICONDUCTOR DEVICE

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
WEST, J.: "The CMOS key to portable electronics", In: New Scientist, 5, June 1975, S. 550-552 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0573965A2 (en) * 1992-06-10 1993-12-15 Nec Corporation Semiconductor device having bonding optional circuit
EP0573965A3 (en) * 1992-06-10 1995-06-21 Nippon Electric Co Semiconductor device having bonding optional circuit.
EP0742589A1 (en) * 1995-05-09 1996-11-13 United Memories, Inc. Bond pad option for integrated circuits
US5698903A (en) * 1995-05-09 1997-12-16 United Memories, Inc. Bond pad option for integrated circuits
US5763298A (en) * 1995-05-09 1998-06-09 United Memories, Inc. Bond pad option for integrated circuits
WO2002078076A2 (en) * 2001-03-26 2002-10-03 Micronas Gmbh Method for realizing wiring options in an integrated circuit and a corresponding integrated circuit
WO2002078076A3 (en) * 2001-03-26 2003-10-02 Micronas Gmbh Method for realizing wiring options in an integrated circuit and a corresponding integrated circuit

Also Published As

Publication number Publication date
KR890017789A (en) 1989-12-18
JPH01280923A (en) 1989-11-13
DE3911450C2 (en) 1993-07-01
US4985641A (en) 1991-01-15
KR920003468B1 (en) 1992-05-01

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