DE3830723A1 - Einrichtung zum direkten speicherzugriff (dma) - Google Patents

Description

Die Erfindung betrifft eine Einrichtung zum direkten Speicherzugriff (DMA) auf einen Arbeitsspeicher eines Rechners, der an einen Systembus angeschlossen ist; mit einer Steuereinheit, die mit einem Adressenzähler und einem Arbeitsspeicher-Adressenregister verbunden ist und mit einer Vielzahl bidirektionaler Datenkanäle, die an periphere Ein-/Ausgabesteuereinheiten angeschlossen sind.

Einrichtungen zum direkten Speicherzugriff können mit hoher Geschwindigkeit Daten zwischen Ein-/Ausgabe Kanälen und einem Arbeitsspeicher eines Rechners ausführen, ohne die Arbeit des Rechners zu unterbrechen. Derartige Einrichtungen sind als integrierte Bausteine, sogenannte DMA-Controller (direct memory access controller) erhältlich. Ein DMA-Controller weist z. B. vier gleichartig aufgebaute Datenkanäle, eine Steuereinheit, ein Adreß-Register mit der Startadresse und einen Bytezähler zum Zählen der Anzahl zu übertragender Datenbytes auf ("Halbleiter-Schaltungstechnik", U. Tietze, Ch. Schenk, achte, überarbeitete Auflage, 1986, S. 672 ff).

Diese DMA-Controller steuern lediglich den Adressenbereich, z. B. 16 oder 32 Bit, für die vier Datenkanäle und geben den Datenbus für die Datenübertragung frei. Die DMA-Controller haben jedoch keinen Einfluß auf den Datenbereich und können insbesondere nicht gleichzeitig einen DMA-Vorgang steuern und eine Umsetzung von z. B. 1 Byte breiten Datenkanälen auf einen 4 Byte breiten Systembus des Rechners ermöglichen. Außerdem sind die Anzahl der verfügbaren Datenkanäle durch den jeweiligen Baustein festgelegt.

Die technische Aufgabe gemäß der Erfindung besteht darin, eine Einrichtung zum direkten Speicherzugriff DMA zu realisieren, die gleichzeitig den Adressen- und Datenbereich so flexibel steuern kann, daß auch eine schnelle Datenübertragung zwischen Datenkanälen und einem Systembus mit unterschiedlichen Datenbreiten möglich ist.

Diese Aufgabe wird erfindungsgemäß durch die Lehre des Patentanspruchs 1 gelöst.

Die Erfindung ermöglicht in vorteilhafter Weise durch die gleichzeitige Steuerung des Adressen- und Datenbereiches eine bidirektionale Umsetzung von M Byte breiten Datenkanälen über einen N Byte breiten Internbus auf einen N Byte breiten Systembus. Dazu ist jeder Datenkanal über einen M-Byte-in-N-Byte-Umsetzspeicher mit dem Internbus verbunden, wobei jeder Umsetzspeicher eine eigene Steuerlogik zugeordnet bekommt, die über Steuerleitungen mit einer Steuereinheit verbunden ist. Es ist somit möglich, die einzelnen Datenkanäle in einer Art Multiplextechnik zu bedienen, d. h. zuerst ein Datenwort des ersten Kanals, dann ein Datenwort des nächsten Kanals, je nach vorgebbarer Priorität, so daß insbesondere für "schnelle" und "langsame" Datenkanäle eine flexible Anpassung möglich ist.

Weitere vorteilhafte Ausgestaltungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.

Im folgenden wird anhand der Zeichnungen ein Ausführungsbeispiel erläutert. Es zeigt

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Einrichtung,

Fig. 2 eine Blockschaltung der verwendeten Speicherbausteine und ihrer Verbindungen mit den Busleitungen gemäß Fig. 1.

Die erfindungsgemäße Einrichtung zum direkten Speicherzugriff DMA, wie in Fig. 1 gezeigt, weist vier bidirektionale 1 Byte breite Datenkanäle D 0, . . ., D 3 auf (M = 1 gewählt). Jeder Datenkanal ist an eine periphere Ein-/Ausgabesteuereinheit I/O angeschlossen, wobei hier ein nullter Datenkanal D 0 mit einem Initialisierungsprozessor IMP, ein erster Datenkanal D 1 mit einer Diskettenlaufwerksteuerung (Floppy-Controller) und ein zweiter und ein dritter Datenkanal D 2, D 3 mit Ein-/Ausgabesteuereinheiten für sehr schnelle Datenübertragungsraten (z. B. 2,5 MByte/s) verbunden sind.

Ein 32-Bit-Rechner R und ein zugeordneter Arbeitsspeicher RAM, auf den direkt zugegriffen werden soll, sind an einen 32 Bit breiten Systembus SYB für Daten und Adressen angeschlossen (N = 4 gewählt).

Der Arbeitsspeicher RAM weist eine 32-Bit-Wortbreite und eine 4 MByte Speicherkazazität auf.

Zur Umsetzung und Steuerung des Datenaustausches zwischen den 8 Bit breiten Datenkanälen auf den 32 Bit breiten Systembus enthält die erfindungsgemäße Einrichtung einen 32 Bit breiten Internbus IB. Jeder Datenkanal ist über einen 1-Byte-in-4-Byte-Umsetzspeicher USP mit dem Internbus IB verbunden. Ferner ist jedem Umsetzspeicher USP über Steuerleitungen SL eine Steuerlogik STL zugeordnet. Jede Steuerlogik STL ist über Steuerleitungen SL mit der dem Datenkanal zugehörigen Ein-/Ausgabesteuereinheit I/O und mit einer Steuereinheit SE der erfindungsgemäßen Einrichtung verbunden. Die Steuereinheit SE ist außerdem an den Systembus SYB, an einen Adressenzähler AZ und an ein Arbeitsspeicher-Adressenregister MAR angeschlossen. Der Adressenzähler AZ und das Arbeitsspeicher-Adressenregister MAR sind mit dem 32-Bit-Interbus IB verbunden.

Die Steuerlogik STL ist als Schaltwerk mittels eines programmierbaren logischen Feldes derart aufgebaut, daß in Abhängigkeit von über den Steuerleitungen SL anliegenden Datenanforderungsbefehlen DRQ, Lesefreigabebefehlen DR, Schreibfreigabebefehlen DW und Datenquittierbefehlen DACK der zugeordnete Umsetzspeicher USP für eine bidirektionale Datenübertragung steuerbar ist.

Weiterhin steht der 32-Bit-Internbus IB über Zwischenspeicher LA, sogenannte Latches, mit dem 32-Bit-Systembus SYB, gesteuert durch die Steuereinheit SE, in Verbindung.

Es wird hier für jede Übertragungsrichtung ein 32 Bit breites Latch verwendet, es ist jedoch auch ein Zwischenspeicher einsetzbar, der bidirektional arbeitet.

Der Aufbau der Umsetzer USP und deren Verbindungen mit den Datenkanälen und dem Internbus IB wird nun anhand der Fig. 2 erläutert.

Jeder bidirektionale Umsetzspeicher USP besteht aus vier parallel geschalteten 1 Byte breiten Speichern (N/M = 4), wobei jeder 1-Byte-Speicher eine erste und eine zweite 1 Byte breite Speicherzelle enthält. Der Internbus IB besteht aus vier 1 Byte breiten Daten/Adressenleitungen, wobei je eine 1-Byte-Daten/Adressenleitung mit einem der vier 1-Byte-Speicher des Umsetzspeichers USP verbunden ist, so daß über den Internbus IB ein 32-Bit-Wort direkt in den Umsetzspeicher einschreibbar oder auslesbar ist.

Jeder 1-Byte-Datenkanal D 0, . . ., D 3 ist parallel an die vier 1-Byte-Speicher des Umsetzspeichers USP angeschlossen, so daß, gesteuert durch die zugeordnete Steuerlogik STL (in Fig. 2 nicht gezeigt), entweder nacheinander je ein 1-Byte-Datenwort auf den angeschlossenen Datenkanal ausgelesen oder in der anderen Richtung vom Datenkanal in die 1-Byte-Speicher eingeschrieben werden kann. Die zur Steuerung des Datenaustausches über die Steuerleitungen SL zu sendende Datenanforderungsbefehle DRQ, Lesefreigabebefehle DR, Schreibfreigabebefehle DW und Datenquittierbefehle DACK sind in Fig. 2 schematisch dargestellt.

Da der zweite und der dritte Datenkanal D 2, D 3 mit Ein-/Ausgabesteuereinheiten I/O für sehr schnelle Datenübertragungsraten verbunden sind, wurden zur Pufferung von wenigstens einem 32-Bit-Datenwort die Umsetzspeicher USP doppelt aufgebaut (2×).

Das Arbeitsspeicher-Adressenregister MAR enthält ebenfalls vier 1-Byte-Register, die entsprechend an die vier 1-Byte-Daten/Adressenleitungen des Internbus IB angeschlossen sind. Ferner ist der Adressenzähler AZ aus vier 8-Bit-Zählerbausteinen aufgebaut und mit dem Internbus IB verbunden.

Der Systembus SYB enthält ebenfalls vier 1 Byte breite Daten/Adressenleitungen und ist für jede Übertragungsrichtung über jeweils vier parallel geschaltete 1-Byte-Latches LA mit dem Internbus IB verbunden. Aus Gründen der besseren Übersichtlichkeit wurde die Steuereinheit SE nicht in Fig. 2 eingezeichnet.

Die Steuereinheit SE enthält einen Prioritätsdecoder, im folgenden Kanal-Arbiter genannt, der mit jeder Steuerlogik STL zur Zugriffsabfrage der Datenkanäle D 0, . . ., D 3, sowie an den Adressenzähler AZ und das Arbeitsspeicher-Adressenregister MAR angeschlossen ist.

Zur Initialisierung der erfindungsgemäßen Einrichtung zum direkten Speicherzugriff ist in vorteilhafter Weise ein Datenkanal, der nullte Datenkanal D 0 in Fig. 1, über die zugehörige Ein-/Ausgabesteuereinheit mit einem Initialisierungsprozessor IMP verbunden. Der nullte Datenkanal D 0 ist parallel an alle anderen Datenkanäle D 1, D 2, D 3 über übliche Treiberbausteine Tr verbindbar, um eine Initialisierung der Ein-/Ausgabesteuereinheiten I/O der Datenkanäle durch den Initialisierungsprozessor IMP durchführen zu können. Der Initialisierungsprozessor IMP kann über den Umsetzspeicher USP des nullten Datenkanals D 0 und über den Internbus IB auf das Arbeitsspeicher-Adressenregister MAR zugreifen (dieser Zugriff ist nur für den nullten Datenkanal vorgesehen), um für den direkten Speicherzugriff auf den Arbeitsspeicher RAM vorgegebene Anfangsspeicheradressen einzuschreiben.

Zunächst wird nun ein Einschreiben (WRITE) von Daten in den Arbeitsspeicher RAM des 32-Bit-Rechners R beschrieben. Es wird angenommen, daß über den zweiten Datenkanal D 2 Daten in den Arbeitsspeicher RAM gelesen werden sollen. Dazu meldet die Ein-/Ausgabesteuereinheit I/O über die Steuerleitungen SL der Steuerlogik STL einen Schreibfreigabebefehl für die Übertragung eines ersten Datenbytes an. Die Steuerlogik STL adressiert die erste Speicherzelle des ersten 1-Byte-Speichers im Umsetzspeicher USP und das erste Byte wird eingeschrieben sowie der Ein-/Ausgabesteuereinheit quittiert. Entsprechend werden die anderen 1-Byte-Speicher beschrieben, bis die erste Speicherzeile des Umsetzspeichers USP, d. h. 4 Byte, voll ist.

Das 4-Byte-Datenwort wird dann in die zweite Speicherzelle des Umsetzspeichers USP übernommen, so daß die erste Speicherzelle weitere Bytes aufnehmen kann. Gleichzeitig wird durch die Steuerlogik STL ein Zugriffswunsch auf den Arbeitsspeicher RAM angemeldet. Der Kanal-Arbiter der Steuereinheit SE, der entsprechend vorgegebener Prioritäten die einzelnen Datenkanäle abfragt, gibt für den zweiten Datenkanal D 2 den Zugriff auf den Arbeitsspeicher RAM frei. Die für den zweiten Datenkanal im Arbeitsspeicher-Adressenregister MAR abgelegte Arbeitsspeicheradresse wird, gesteuert durch den Kanal-Arbiter auf den Internbus IB ausgelesen, vom Adressenzähler AZ übernommen und inkrementiert. Die Arbeitsspeicheradresse wird über den Zwischenspeicher LA auf den Systembus SYB übertragen und an den Arbeitsspeicher angelegt. Dann wird das in der zweiten Speicherzeile des Umsetzspeichers USP stehende 4-Byte-Datenwort über den Internbus IB und den Zwischenspeicher LA auf den Systembus SYB übertragen und unter der zuvor ausgelesenen Arbeitsspeicheradresse im Arbeitsspeicher RAM abgelegt.

Um auf den Systembus SYB zugreifen zu können, wird, gesteuert durch die Steuereinheit SE, der 32-Bit-Rechner R abgetrennt, d. h. ein Zugriff auf den Systembus SY verhindert. Dazu kann der Rechner R in die für den direkten Speicherzugriff üblichen Zustände wie "Halten" oder "Cycle Stealing" gesetzt werden. Es ist auch denkbar, daß der Rechner R einen internen weiteren Arbeitsspeicher enthält, auf den er ohne Benutzung des Systembuses SYB während des direkten Speicherzugriffs DMA Zugriff hat.

Nach beendeten Arbeitsspeicherzugriff wird die inkrementierte Arbeitsspeicheradresse aus dem Adressenzähler AZ über den Internbus IB in das Arbeitsspeicher-Adressenregister MAR in den für den zweiten Datenkanal D 2 vorbestimmten Registerplatz abgelegt. Dann wird durch den Kanal-Arbiter der nächste Datenkanal angesteuert. Da über den zweiten und den dritten Datenkanal D 2, D 3 Daten mit sehr hohen Übertragungsgeschwindigkeiten übertragen werden, werden diese Datenkanäle durch den Kanal-Arbiter mit einer der doppelten Wahrscheinlichkeit entsprechenden Häufigkeit, in bezug auf die Gesamtanzahl der Datenkanäle, abgefragt.

Die erfindungsgemäße Einrichtung erlaubt eine Art Multiplexdatenübertragung, d. h. es kann nach jeder Datenwortübertragung (4 Byte) eine Datenkanalumschaltung erfolgen. Eine solche Umschaltung erlaubt eine flexible Anpassung der unterschiedlichen Datenübertragungsgeschwindigkeiten der einzelnen Datenkanäle. Dies wird durch die Steuerung des Adressen- und Datenbereiches durch die erfindungsgemäße Einrichtung ermöglicht.

Insbesondere ist es möglich, daß zum Beispiel ein ganzer Datenblock (z. B. 4 × 4 Bytes) eines "schnellen" Datenkanals gemultiplext mit einem Datenwort (1 × 4 Byte) eines "langsamen" Datenkanals im direkten Speicherzugriffsmodus in den Arbeitsspeicher RAM übertragen (oder umgekehrt) werden.

Analog zu der zuvor beschriebenen Datenübertragung, ist auch eine Datenübertragung (READ) vom Arbeitsspeicher RAM zu einem der Datenkanäle D 0, . . ., D 3 möglich. Wieder ausgehend von dem zweiten Datenkanal D 2, wird durch die zugeordnete Ein-/Ausgabesteuereinheit I/O eine Datenanforderung an die Steuerlogik STL des zweiten Datenkanales übertragen. Die Steuerlogik STL adressiert die erste Speicherzeile des Umsetzspeichers USP, d. h. es werden nacheinander je ein Byte des 4-Byte-Datenwortes aus den 1-Byte-Speichern ausgelesen und über den zweiten Datenkanal D 2 zur Ein-/Ausgabesteuerung I/O übertragen.

Dann wird das in der zweiten Speicherzeile stehende Datenwort in die erste Speicherzeile zur weiteren Ausgabe über den Datenkanal D 2 übernommen.

Gleichzeitig wird der Steuereinheit SE ein Zugriffswunsch auf den Arbeitsspeicher RAM gemeldet. Nachdem der zweite Datenkanal D 2 durch den Kanal-Arbiter angesteuert wurde, wird die für diesen Datenkanal im Arbeitsspeicher-Adressenregister MAR stehende Arbeitsspeicheradresse auf den Internbus IB ausgelesen und vom Adressenzähler AZ übernommen und inkrementiert. Dann wird die Arbeitsspeicheradresse über den Zwischenspeicher LA auf den Systembus SYB übertragen und an den Arbeitsspeicher RAM angelegt.

Das unter der Adresse abgespeicherte Datenwort (4 Byte) wird auf den Systembus SYB ausgelesen und über den Zwischenspeicher LA und den Internbus IB in die zweite Speicherzeile des Umsetzspeichers USP des zweiten Datenkanals D 2 eingeschrieben. Außerdem wird die inkrementierte Arbeitsspeicheradresse des Adressenzählers AZ über den Internbus IB in das Arbeitsspeicher-Adressenregister MAR abgespeichert. Danach wählt der Kanal-Arbiter den nächsten Datenkanal aus.

Anstelle eines Datenwortes (4 Byte) kann auch ein Datenblock, z. B. 1024 Byte, übertragen werden, in dem, inkrementiert durch den Adressenzähler AZ, die entsprechenden Arbeitsspeicheradressen an den Arbeitsspeicher RAM angelegt und die Datenwörter ausgelesen werden.

Durch die Steuerung des Adressen- und Datenbereiches durch die erfindungsgemäße Einrichtung, sowie durch die automatische bidirektionale Umsetzung Bytebreite des Datenkanals in Bytebreite des Systembuses lassen sich in einfacher Weise die Anzahl der Datenkanäle erweitern und Systeme mit sehr unterschiedlichen Adressen- und Datenwortbreiten für einen direkten Speicherzugriff DMA anpassen. Insbesondere können handelsübliche 8-Bit-Controllerbausteine für die Ein-/Ausgabesteuerungen I/O verwendet werden.

Claims (7)

1. Einrichtung zum direkten Speicherzugriff (DMA) auf einen Arbeitsspeicher (RAM) eines Rechners (R), der an einen Systembus (SYB) angeschlossen ist, mit einer Steuereinheit (SE), die mit einem Adressenzähler (AZ) und einem Arbeitsspeicher-Adressenregister (MAR) verbunden ist, und mit einer Vielzahl bidirektionaler Datenkanäle (D 0, . . ., D 3), die an periphere Ein-/Ausgabesteuereinheiten (I/O) angeschlossen sind, dadurch gekennzeichnet, daß jeder Datenkanal (D 0, . . ., D 3) M Byte breit und der Systembus (SYB) N Byte breit ist, N, M natürliche Zahlen mit N M, daß zur Umsetzung und Steuerung des Datenaustausches zwischen den Datenkanälen einerseits und dem Systembus andererseits, die Einrichtung einen N Byte breiten Internbus (IB) aufweist, an den der Adressenzähler (AZ) und das Arbeitsspeicher-Adressenregister (MAR) angeschlossen sind, daß jeder Datenkanal mit dem Internbus über einen bidirektionalen M-Byte-in-N-Byte-Umsetzspeicher (USP) in Verbindung steht, daß jedem Umsetzspeicher (USP) eine Steuerlogik (STL) zugeordnet ist, die über Steuerleitungen (SL) mit der Ein-/Ausgabesteuereinheit (I/O) des Datenkanals und mit der Steuereinheit (SE) verbunden ist, und daß der N Byte breite Internbus (IB) mit dem N Byte breiten Systembus (SYB) über einen bidirektionalen N Byte breiten Zwischenspeicher (LA), gesteuert durch die Steuereinheit (SE), in Verbindung steht.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Umsetzspeicher (USP) aus N/M parallelgeschalteten M Byte breiten Speichern aufgebaut sind und daß jeder Speicher wenigstens eine erste und eine zweite M Byte breite Speicherzeile enthält.

3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß für solche Datenkanäle (D 2, D 3) über die Daten mit im Vergleich zu anderen Datenkanälen (D 0, D 1) sehr hoher Übertragungsgeschwindigkeit gesendet werden, jeweils die Umsetzspeicher (USP) doppelt aufgebaut werden.

4. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß jede Steuerlogik (STL) als Schaltwerk mittels eines programmierbaren logischen Feldes derart aufgebaut ist, daß in Abhängigkeit von über den Steuerleitungen (SL) anliegenden Datenanforderungsbefehlen (DRQ), Lesefreigabebefehlen (DR), Schreibfreigabebefehlen (DW) und Datenquittierbefehlen (DACK) der zugeordnete Umsetzspeicher (USP) zum bidirektionalen Austauschen von Daten steuerbar ist.

5. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinheit (SE) einen Prioritäts-Decoder (Arbiter) enthält, der mit jeder Steuerlogik (STL) zur Zugriffsabfrage der Datenkanäle (D 0, . . ., D 3) verbunden ist, sowie an den Adressenzähler (AZ) und das Arbeitsspeicher-Adressenregister (MAR) angeschlossen ist.

6. Einrichtung nach Anspruch 5, dadurch gekennzeichnet, daß solche Datenkanäle (D 3, D 4), über die im Vergleich zu anderen Datenkanälen (D 0, D 1) mit sehr hoher Übertragungsgeschwindigkeit Daten übertragen werden, der Prioritäts-Decoder mit einer der doppelten Wahrscheinlichkeit entsprechenden Häufigkeit, in bezug auf die Gesamtanzahl der Datenkanäle, eine Zugriffsabfrage durchführt.

7. Einrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Datenkanal (D 0) der Vielzahl von Datenkanälen über die zugeordnete Ein-/Ausgabesteuereinheit mit einem Initialisierungsprozessor (IMP) mit M Byte Datenbreite verbunden ist, daß der eine Datenkanal (D 0) parallel an alle anderen Datenkanäle (D 1, D 2, D 3) verbindbar ist, und daß der Initialisierungsprozessor (IMP) über den Umsetzspeicher (USP) und den Internbus (IB) mit dem Arbeitsspeicher-Adressenregister (MAR) verbindbar ist, um für den direkten Speicherzugriff vorgegebene Anfangsspeicheradressen des Arbeitsspeichers (RAM) einzuschreiben.