DE3806981A1

DE3806981A1 - Binary counter

Info

Publication number: DE3806981A1
Application number: DE19883806981
Authority: DE
Inventors: Robert Dipl Ing Baumgartner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-03-03
Filing date: 1988-03-03
Publication date: 1989-09-14

Abstract

A synchronous counter is to be provided which is suitable for very high repetition rates of clock pulses and which outputs at its outputs counting signals which occur synchronously with the clock pulses. According to the invention, the binary counter is constructed similar to an asynchronous counter in which each counting stage (A to D) exhibits one counting flip flop (FA to FD). Individual counting flip flops (FA to FD) are followed by synchronising flip flops (FB' to FD') which in each case accept the output signals of the counting flip flops (FB to FD) synchronously with the clock pulses (T). Synchronous counter for high repetition rates of clock pulses. <IMAGE>

Description

Die Erfindung bezieht sich auf einen Binärzähler gemäß dem Oberbegriff des Patentanspruchs 1.The invention relates to a binary counter according to the Preamble of claim 1.

Es sind bereits allgemein Binärzähler mit einer Mehrzahl von Zählstufen bekannt, die hintereinander geschaltet sind. Jede Zählstufe enthält ein Flipflop, das in Abhängigkeit von anliegenden Signalen wechselweise einen ersten oder einen zweiten Binärwert annimmt. Grundsätzlich werden synchrone und asynchrone Binärzähler voneinander unterschieden. Bei einem asynchronen Binärzähler werden lediglich dem Zählflipflop der ersten Zählstufe die Taktimpulse an dem Takteingang zugeführt, während den Zählflipflops in den nachfolgenden Zählstufen jeweils das Ausgangssignal der vorangehenden Zählstufe am Takteingang zugeführt wird. Beim Betrieb eines derartigen asynchronen Binärzählers werden die Zählflipflops in Abhängigkeit von den Ausgangssignalen der jeweils vorangehenden Zählstufen zeitlich nacheinander und nicht gleichzeitig gegebenenfalls in die jeweils andere Lage gekippt.There are already general binary counters with a plurality known from counter stages that are connected in series. Each counter stage contains a flip-flop that is dependent alternately a first or one of the signals present assumes second binary value. Basically, they are synchronous and asynchronous binary counters. With an asynchronous binary counter, only that Counting flip-flop of the first count stage the clock pulses on the Clock input fed during the count flip-flops in the subsequent counter stages each the output signal of the previous counter stage is fed to the clock input. At the Operation of such an asynchronous binary counter the counting flip-flops depending on the output signals of the previous counting stages one after the other and not at the same time, if necessary, into the other Tilted position.

Im Gegensatz hierzu werden bei einem synchronen Binärzähler die Taktimpulse den Takteingängen aller Zählflipflops zugeführt und an den Dateneingängen der Zählflipflops liegen Vorbereitungssignale an, die üblicherweise aus den Ausgangssignalen von anderen Zählstufen durch binäre Verknüpfungen gebildet werden.In contrast, a synchronous binary counter the clock pulses are fed to the clock inputs of all counting flip-flops and are at the data inputs of the counting flip-flops Preparation signals, usually from the output signals from other counter levels through binary links be formed.

Falls ein Binärzähler durch Taktimpulse mit einer hohen Folgefrequenz angesteuert werden soll, kann der Fall eintreten, daß die logische Verknüpfung für die Vorbereitung der Dateneingänge zu lange dauert und damit ein bekannter synchroner Binärzähler nicht mehr verwendet werden kann.
If a binary counter is to be driven by clock pulses with a high repetition frequency, the case may arise that the logical combination takes too long to prepare the data inputs and a known synchronous binary counter can therefore no longer be used.

Der Erfindung liegt daher die Aufgabe zugrunde, einen Binärzähler anzugeben, der eine geringe Anzahl von logischen Verknüpfungen erfordert und der dennoch sich ähnlich einem Synchronzähler verhält.The invention is therefore based on the object of a binary counter specify a small number of logical Links are required, and yet they are similar to one Synchronous counter behaves.

Erfindungsgemäß wird die Aufgabe bei einem Binärzähler mit einer Mehrzahl von Zählstufen durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.According to the invention the task with a binary counter a plurality of counting stages by the in the characteristic Part of claim 1 specified features solved.

Der Binärzähler gemäß der Erfindung besteht im Prinzip aus einem Asynchronzähler, bei dem den Zählflipflops Synchronisierflipflops nachgeschaltet sind, die den Synchronismus zu den Taktimpulsen herstellen. Damit verbindet der Binärzähler gemäß der Erfindung den Vorteil des Asynchronzählers, daß eine hohe Zählgeschwindigkeit erreicht werden kann mit dem Vorteil eines Synchronzählers, daß sich alle Ausgänge taktsynchron ändern.The binary counter according to the invention basically consists of an asynchronous counter in which the counting flip-flops synchronize flip-flops downstream, which are synchronism too establish the clock pulses. This connects the binary counter according to the invention the advantage of the asynchronous counter, that a high counting speed can be achieved with the advantage of a synchronous counter that all outputs change isochronously.

Falls der Binärzähler als ein Frequenzteiler verwendet wird, kann das Ausgangssignal am Synchronisierflipflop der letzten Stufe abgenommen werden. Falls jedoch einzelne Zählsignale erwünscht sind, die den Zählstufen entsprechen, ist es erforderlich, den Zählstufen Schieberegister mit einer unterschiedlichen Anzahl von Stufen nachzuschalten, um die Verzögerungen durch die Synchronisierflipflops auszugleichen. Die Anzahl der Stufen des Schieberegisters der n-ten Zählstufe ist dabei gleich N-n, wobei N die gesamte Anzahl von Zählstufen des Binärzählers ist.If the binary counter is used as a frequency divider, the output signal can be taken from the synchronizing flip-flop of the last stage. However, if individual counting signals are desired which correspond to the counting stages, it is necessary to connect the counting stages with shift registers with a different number of stages in order to compensate for the delays caused by the synchronization flip-flops. The number of stages of the shift register of the nth counter stage is equal to Nn , where N is the total number of counter stages of the binary counter.

Ein Ausführungsbeispiel des Binärzählers gemäß der Erfindung wird im folgenden anhand von Zeichnungen näher erläutert. Es zeigtAn embodiment of the binary counter according to the invention is explained in more detail below with reference to drawings. It shows

Fig. 1 ein Schaltbild des Binärzählers und Fig. 1 is a circuit diagram of the binary counter and

Fig. 2 Zeitdiagramme von Signalen an verschiedenen Punkten des in Fig. 1 dargestellten Binärzählers. FIG. 2 shows time diagrams of signals at different points of the binary counter shown in FIG. 1.

Der Binärzähler, der bei dem vorliegenden Ausführungsbeispiel vierstufig ausgebildet ist, enthält vier Zählstufen A bis D. Jede Zählstufe enthält entsprechend einem asynchronen Binärzähler ausgebildete Zählflipflops FA bis FD. Den Zählflipflops FB bis FD sind jeweils Synchronisierflipflops FB′ bis FD′ nachgeschaltet, deren Takteingänge Taktimpulse T zugeführt werden. Die Taktimpulse T liegen auch an dem Takteingang des Zählflipflops FA an. Der auf diese Weise ausgebildete Binärzähler kann als Frequenzteiler eingesetzt werden und Signale ZD′ oder ZD′′ werden an dem Synchronisierflipflop FD′ abgegeben.The binary counter, which has four stages in the present exemplary embodiment, contains four counter stages A to D. Each counter stage contains counter flip-flops FA to FD which are designed in accordance with an asynchronous binary counter. The counting flip-flops FB to FD are each followed by synchronizing flip-flops FB ' to FD' , the clock inputs of which are supplied with clock pulses T. The clock pulses T are also present at the clock input of the counting flip-flop FA . The binary counter formed in this way can be used as a frequency divider and signals ZD ' or ZD'' are output at the synchronizing flip-flop FD' .

Falls der Binärzähler den Zählstufen A bis D zugeordnete taktsynchrone Ausgangssignale zählrichtig ausgeben soll, sind den Zählstufen A bis C Schieberegister SRA bis SRC nachgeschaltet. Die Anzahl der Stufen dieser Schieberegister SRA bis SRC ist gleich N-n, wobei N die gesamte Anzahl der Zählstufen A bis D, beim vorliegenden Ausführungsbeispiel 4 und n die Ordnungszahl der zugeordneten Zählstufe angibt.If the binary counter is to output clock-synchronous output signals assigned to counter stages A to D with correct counting, shift registers SRA to SRC are connected downstream of counter stages A to C. The number of stages of these shift registers SRA to SRC is equal to Nn , where N is the total number of counter stages A to D , in the present exemplary embodiment 4 and n the ordinal number of the associated counter stage.

Weitere Einzelheiten des Binärzählers werden im folgenden zusammen mit den in Fig. 2 dargestellten Zeitdiagrammen beschrieben.Further details of the binary counter are described below together with the time diagrams shown in FIG. 2.

Bei den Fig. 2 dargestellten Zeitdiagrammen von Signalen an verschiedenen Punkten des Binärzählers ist in Abszissenrichtung die Zeit t dargestellt.In the time diagrams shown in FIG. 2 of signals at different points of the binary counter, the time t is shown in the abscissa direction.

Zum Zeitpunkt t 1 nimmt ein Rücksetzsignal R, das allen invertierenden Setzeingängen der Zählflipflops FA bis FD und der Synchronisierflipflops FB′ bis FD′ zugeführt wird, den Binärwert 1 an und das Rücksetzen des Binärzählers, d. h. das Setzen des Flipflops wird beendet. Ein erster Taktimpuls T kippt zum Zeitpunkt t 2 das Flipflop FA in seine rückgesetzte Lage und das Signal ZA an seinem Ausgang nimmt den Binärwert 0 an. Zum Zeitpunkt t 3 wird das Zählflipflop FA wieder gesetzt und nach einer weiteren Periodendauer des Zähltaktes T wieder zurückgesetzt usw. Zum Zeitpunkt t 3 setzt das Signal ZA auch das Zählflipflop FB zurück und das Signal ZB an seinem Ausgang nimmt des Binärwert 0 an. Zum Zeitpunkt t 4 wird der Binärwert 0 des Signals ZB in das Synchronisierflipflop FB′ übernommen und das Signal ZB′ nimmt den Binärwert 0 an.At time t 1 , a reset signal R, which is supplied to all inverting set inputs of the counting flip-flops FA to FD and the synchronizing flip-flops FB ' to FD', assumes the binary value 1 and the resetting of the binary counter, ie the setting of the flip-flop is ended. A first clock pulse T flips the flip-flop FA into its reset position at the time t 2 and the signal ZA at its output assumes the binary value 0. At time t 3 , the count flip-flop FA is set again and reset again after a further period of the count clock T , etc. At time t 3 , the signal ZA also resets the count flip-flop FB and the signal ZB at its output assumes the binary value 0. At time t 4 , the binary value 0 of the signal ZB is adopted in the synchronization flip-flop FB ' and the signal ZB' assumes the binary value 0.

Zum Zeitpunkt t 5 nimmt das Signal ZB′ wieder den Binärwert 1 an und das Zählflipflop FC wird zurückgesetzt, so daß das Signal ZC an seinem Ausgang den Binärwert 0 annimmt. Dieser Binärwert 0 wird vom nachgeschalteten Synchronisierflipflop FC′ zum Zeitpunkt t 6 übernommen, während auch das Signal ZB, das zwischenzeitlich ebenfalls den Binärwert 1 angenommen hat, ebenfalls wieder den Binärwert 0 annimmt.At time t 5 , the signal ZB ' again assumes the binary value 1 and the counting flip-flop FC is reset, so that the signal ZC assumes the binary value 0 at its output. This binary value 0 is taken over by the subsequent synchronization flip-flop FC ' at time t 6 , while the signal ZB , which has meanwhile also assumed the binary value 1, also again assumes the binary value 0.

Ebenso wie die Signale ZA mit jeder ansteigenden Flanke eines Taktimpulses den Binärwert ändern, ändert sich mit jeder ansteigenden Flanke des Signals ZA der Binärwert des Signals ZB und zeitlich verzögert hierzu der Binärwert des Signals ZB′. Nach dem Zeitpunkt t 5 ändert sich auch mit jeder ansteigenden Flanke des Signals ZB′ der Binärwert des Signals ZC und zeitlich verzögert hierzu der Binärwert des Signals ZC′.Just as the signals ZA change the binary value with each rising edge of a clock pulse, the binary value of the signal ZB changes with each rising edge of the signal ZA and the binary value of the signal ZB 'is delayed for this purpose. After time t 5 also changes with each rising edge of signal ZB 'the binary value of the ZC signal and the binary value for this time delay of the signal ZC'.

Zum Zeitpunkt t 7 nimmt das Signal ZC′ den Binärwert 1 an und damit wird das Flipflop FD zurückgesetzt, so daß das Signal ZD den Binärwert 0 annimmt. Dieser Binärwert 0 wird zum Zeitpunkt t 8 in das Flipflop FD′ übernommen, dessen Ausgangssignal ZD′ dann den Binärwert 0 annimmt.At time t 7 , the signal ZC ' assumes the binary value 1 and the flip-flop FD is reset so that the signal ZD assumes the binary value 0. This binary value 0 is adopted at time t 8 in the flip-flop FD ' , the output signal ZD' then assumes the binary value 0.

Zum Zeitpunkt t 9 nimmt das Signal ZD wieder den Binärwert 1 an und zeitlich verzögert hierzu nimmt zum Zeitpunkt t 10 das Signal ZD′ wieder den Binärwert 1 an. Danach ist ein Zählzyklus beendet und die Signale ZA, ZB′, ZC′ oder ZD′ sowie das Signal ZD′′ können als durch Frequenzteilung aus den Taktimpulsen T erzeugte Signale verwendet werden. At time t 9 , signal ZD again assumes binary value 1 and, with a time delay, signal ZD ' again assumes binary value 1 at time t 10 . Thereafter, a counting cycle is ended and the signals ZA, ZB ', ZC' or ZD ' and the signal ZD'' can be used as signals generated by frequency division from the clock pulses T.

Falls der Binärzähler die Zählwerte korrekt abgeben soll, werden den einzelnen Zählstufen unterschiedlich lange Schieberegister als Verzögerungsglieder nachgeschaltet. Für die n-te Zählstufe werden dabei N-n Stufen des Schieberegisters benötigt, wobei N die Gesamtzahl der Zählstufen des Binärzählers ist. Im vorliegenden Fall wird das Signal ZA einem dreistufigen, das Signal ZB′ einem zweistufigen und das Signal ZC′ einem einstufigen Schieberegister SRA bzw. SRB bzw. SRC zugeführt. Die Flipflops SA bis SA′′ des Schieberegisters SRA verzögern das Signal ZA um drei Periodendauern der Taktimpulse T und am invertierenden Ausgang des Flipflops SA′′ wird das Ausgangssignal ZA′′ abgegeben. In entsprechender Weise wird das Signal ZB′ durch die Flipflops SB und SB′ des Schieberegisters SRB um zwei Taktperioden verzögert und das Flipflop SB′ gibt an seinem invertierenden Ausgang das Signal ZB′′ ab. Das Flipflop SC im Schieberegister SRC verzögert das Signal ZC′ um eine Taktperiode und gibt an seinem invertierenden Ausgang das Signal ZC′′ ab. Ein Schieberegister ist an der Zählstufe D nicht erforderlich, so daß die Signale ZA′′ bis ZD′′ die genauen synchronen Zählwerte des Binärzählers angeben.If the binary counter is to deliver the count values correctly, shift registers of different lengths are added as delay elements to the individual counter stages. For the nth count stage, Nn stages of the shift register are required, where N is the total number of count stages of the binary counter. In the present case, the signal ZA is a three-stage, the signal ZB ' a two-stage and the signal ZC' a one-stage shift register SRA or SRB or SRC . The flip-flops SA to SA '' of the shift register SRA delay the signal ZA by three periods of the clock pulses T and at the inverting output of the flip-flop SA '' the output signal ZA '' is emitted. In a corresponding manner, the signal ZB ' is delayed by the flip-flops SB and SB' of the shift register SRB by two clock periods and the flip-flop SB ' outputs the signal ZB'' at its inverting output. The flip-flop SC in the shift register SRC delays the signal ZC ' by one clock period and outputs the signal ZC'' at its inverting output. A shift register is not required at the counter stage D , so that the signals ZA '' to ZD '' indicate the exact synchronous counter values of the binary counter.

Infolge der Schieberegister SRA bis SRC werden die Ausgangssignale der Zählstufen A bis C verzögert, so daß der eigentliche Zählvorgang erst nach dem Zeitpunkt t 4 beginnt, wenn zwischen den Zeitpunkten t 4 und t 5 ein Taktimpuls T eine positive Flanke aufweist. Nach dem Zeitpunkt t 10 wiederholen sich dieselben Vorgänge wie zwischen den Zeitpunkten t 3 und t 10, solange die Taktimpulse T anliegen oder das Rücksetzsignal R den Binärwert 1 aufweist.As a result of the shift registers SRA to SRC , the output signals of the counter stages A to C are delayed, so that the actual counting process only begins after the time t 4 , if a clock pulse T has a positive edge between the times t 4 and t 5 . After the time t 10 , the same processes are repeated as between the times t 3 and t 10 , as long as the clock pulses T are present or the reset signal R has the binary value 1.

Claims

1. Binary counter with a plurality of counting stages, each counting stage containing a counting flip-flop which is connected to the output of the preceding counting stage and wherein clock pulses are applied to the counting stages, characterized in that each with a preceding counting stage (A, B, C) connected Zierflipflop (FB, FC, FD) a Synchronisierflipflop (FB ', FC', FD ') is connected downstream, at whose clock input the clock pulses (T) are present, at whose data input the output signal of the assigned Zierflipflop (ZB, ZC, ZD) is present and whose output signal forms the output of the counter stage (B to D) .

2. Binary counter according to claim 1, characterized in that the counting stages (A to C) shift registers (SRA to SRC) are connected downstream, which are driven by the clock pulses (T) and the number of stages of which is dimensioned such that the delays due to the synchronization flip-flops (FB ′ to FD ′) are compensated and the signals assigned to the counter values (ZA ′ ′ to ZC ′ ′) are emitted.

3. Binary counter according to claim 2, characterized in that the number of stages of the shift register (SRA to SRC) for the nth counter stage (A to C) is equal to Nn , where N is the total number of counter stages (A to D) of the binary counter .

4. Binary counter according to claim 2 or claim 3, characterized in that the last counter stage (D) immediately outputs the signal assigned to a count value (ZD '') .

5. Binary counter according to one of claims 1 to 4, characterized in that the first counting stage (A) contains only one counting flip-flop (FA) , at whose clock input the clock pulses (T) are present and whose output signals ( ZA) at the output of the first counting stage ( A) concern.