DE3801069A1 - Eingangsschaltung fuer einen digitalen pll - Google Patents

Description

Die Erfindung betrifft eine Eingangsschaltung für einen digitalen PLL, insbesondere die Verbesserung der Funktion einer Eingangsschaltung für einen digitalen PLL, welcher zur Feststellung der Verschiebung eines beweglichen Objekts über A/D-Umwandlung (Analog-digital-Umwandlung) verwendet wird.

PLL bedeutet "phase locked loop", also "phasengekoppelter geschlossener Regelkreis" oder "phasengekoppelter Regelkreis mit Rückkopplung".

Eine große Vielzahl von Detektorschaltungen wird gegenwärtig vorgeschlagen, um die Verschiebung eines beweglichen Objekts durch Modulation der Ausgangssignale eines Decoders festzustellen.

Ein Beispiel ist in der japanischen Patentanmeldung 61-54 288 vorgeschlagen, bei welcher die Detektionsschaltung einen digitalen PLL-Schaltkreis enthält. Genauer gesagt gibt ein Encoder Analogsignale sinR und cosR ab, welche der Winkelverschiebung R eines beweglichen Objekts entsprechen. Diese Analogsignale sinR und cosR werden dann zweckentsprechend digitalisiert. Ein Funktionsgenerations-ROM ist getrennt vorgesehen, um Signale sinΦ und cosΦ auf der Basis seines Adreßdatenbusses auszugeben. Diese Signale sinΦ und cosΦ werden mit den digitalisierten Signalen sinR bzw. cosR multipliziert. Die Multiplikationsprodukte werden danach miteinander verglichen, um einen Wert sin (R-Φ) zu berechnen. Wenn der Wert sin (R-Φ) positiv ist, wird beim "0"-Pegel ein Signal /D ausgegeben. Dagegen wird ein Signal /D beim "1"-Pegel ausgegeben, wenn der Wert sin (R-Φ) negativ ist. Das Signal /D wird dann einem Zähler zugeführt, welcher auch eine Reihe von vorgeschriebenen Taktpulsen erhält. Beim Erhalt des Signals /D beim "0"-Pegel arbeitet der Zähler in einer aufwärtszählenden Weise. Dagegen arbeitet der Zähler beim Erhalt des Signals /D beim "1"-Pegel in einer abwärtszählenden Weise. Ausgangssignale des Zählers werden entsprechend übernommen, um Schwankungen bei der Ausgabe zu beseitigen.

Im Falle einer solchen Detektionsschaltung arbeitet der digitale PLL-Schaltkreis so, daß der Wert sin (R-Φ) immer gleich 0 sein sollte, d. h. R sollte immer gleich Φ sein. Mit anderen Worten, das Ausgangssignal des Zählers ent­ spricht der Winkelverschiebung R des beweglichen Objekts.

Wie bekannt ist, enthalten die Analogsignale sinR und cosR gelegentlich Geräusche, welche durch das Vorhandensein von Störungen erzeugt werden, und solche Geräusche können nicht während der A/D-Umwandlung beseitigt werden. Deshalb werden die digitalisierten Signale sinR und cosR mit sehr geringer Stabilität und Sicherheit übertragen, aufgrund des Einschlusses solcher Geräusche. Insbesondere sogar dann, wenn das bewegliche Objekt eine langsame Verschiebung durchführt, wird die Stabilität sehr unter dem Einfluß von hohen Geräuschen verringert aufgrund des relativ breiten Frequenzbandes der Umwandler, welche für die A/D-Umwandlung verwendet werden.

Durch die Erfindung soll die Aufgabe gelöst werden, den schlechten Einfluß von Geräuschen bei digitalisierten Encoderausgaben bei einem Verschiebungsdetektor zu verringern, um die Stabilität und Sicherheit der Systemausgabe zu erhöhen, welche die Verschiebung eines beweglichen Objekts angibt.

Diese Aufgabe wird gemäß der Erfindung gelöst durch einen A/D-Wandler, einen ersten Filter, welcher mit dem A/D- Wandler verbunden ist und eine Berechnung (D _{k -1}+1) bei D _k größer als D _{k -1}, (D _{k -1}-1) bei D _k kleiner als D _{k -1} und (D _{k -1}) bei D _k gleich D _{k -1} ausführt, wobei D _k und D _{k -1} der laufende und der vorhergehende Wert eines Ausgangssignals des A/D-Wandlers sind, einen zweiten Filter, welcher mit dem A/D-Wandler verbunden ist und eine Berechnung (2D _t + D _{t -1}+D _{t -2})/4 durchführt, wobei D _t , D _{t -1} und D _{t -2} der laufende, der vorhergehende und der vorvorhergehende Wert eines Ausgangssignals des A/D-Wandlers sind, und Mittel zum Übertragen eines Signals zu einem digitalen PLL- Schaltkreis wahlweise nach der Berechnung durch den ersten Filter, nach der Berechnung durch den zweiten Filter oder nach den Berechnungen durch den ersten und zweiten Filter.

Die Erfindung wird im folgenden mit Bezug auf die Zeichnung beschrieben, welche ein Blockdiagramm einer Ausführungsform der Eingangsschaltung gemäß der Erfindung darstellt.

In der Zeichnung enthält die Eingangsschaltung einen Komparator 11, welcher mit einem Encoder (nicht dargestellt) eines Verschiebungsdetektors verbunden ist. Dieser Komparator 11 wandelt ein Analogsignal sinR oder cosR von dem Encoder in eine entsprechende Rechteckwelle um. Dieser Komparator 11 ist mit einem Geschwindigkeitsdetektor 12 zur Bestimmung der Geschwindigkeit der Verschiebung eines beweglichen Objekts verbunden. Dieser Geschwindigkeitsdetektor 12 erhält auch eine Reihe von festgelegten Taktsignalen CK, um die "1"- Pegel-Periode oder die "0"-Pegel-Periode des Ausgangssignals von dem Komparator 11 zu messen. Geschwindigkeitsdaten, welche vom Geschwindigkeitsdetektor 12 ausgegeben werden, werden zu einem Dekoder 13 weitergeleitet. Der Dekoder 13 dekodiert die Geschwindigkeitsdaten, um vorgewählte Daten auszugeben, welche im Wert abnehmen, so wie die Verschiebungsgeschwindigkeit des beweglichen Objekts zunimmt. Ein Zähler 14 ist mit dem Dekoder 13 verbunden, um die vorgewählten Daten aufzunehmen. Beim Erhalt jedes Taktimpulses zählt der Zähler 14 die vorgewählten Daten des Dekoders 13 rückwärts und ergibt ein Konvertierungsartsignal SC, wenn sein Zählwert gleich 0 wird. Das Konvertierungsstartsignal SC wird zu einem A/D- Wandler 16 weitergeleitet. Die oben beschriebenen Elemente 11 bis 14 bilden einen Samplingperioden-Schalterstromkreis 15, welcher so arbeitet, daß die Samplingperiode oder Abtastperiode des A/D-Wandlers 16 jedesmal verkürzt wird, wenn die Verschiebungsgeschwindigkeit des beweglichen Objektes zunimmt.

Das Ausgangssignal des A/D-Wandlers 16 wird zu einem Flip-Flop 20 vom Verzögerungstyp mit Vielfachbits weitergeleitet, welcher ebenfalls ein Steuersignal S 1 erhält, so daß das Ausgangssignal des A/D-Wandlers 16 beim Anstieg des Steuersignals aufgenommen wird. Das Flip- Flop 20 vom Verzögerungstyp ist einerseits mit einem Komparator 21 und andererseits mit einer Bussteuerschaltung 24 verbunden. Der Komparator 21 erhält vom Flip-Flop 20 vom Verzögerungstyp ein Ausgangssignal Da und von einem Flip-Flop 22 vom Verzögerungstyp, welches auch mit dem Flip-Flop 20 vom Verzögerungstyp verbunden ist, ein Ausgangssignal Db. Der Komparator 21 ist mit einer Additions-Subtraktions-Einrichtung oder einem Rechner 23 verbunden, welcher mit dem zweiten Flip-Flop 22 vom Verzögerungstyp verbunden ist. Wenn das Ausgangssignal Da des ersten Flip-Flops 20 größer ist als das Ausgangssignal Db des zweiten Flip-Flops 22, weist der Komparator 21 den Rechner 23 an, eine Berechnung (Db+1) durchzuführen. Ist dagegen das Ausgangssignal Da kleiner als das Ausgangssignal Db, wird eine Berechnung (Db-1) angeordnet. Ferner wird die Aufgabe eines intakten Db angewiesen, wenn beide Ausgangssignale Da und Db gleich sind.

Das zweite Flip-Flop 22 vom Verzögerungstyp erhält auch ein Steuersignal S 2. Im Anfangszustand nimmt dieses Flip-Flop 22 vom Verzögerungstyp das Ausgangssignal Da beim Anstieg des zweiten Steuersignals S 2 auf, und in den folgenden Zuständen nimmt es das Ausgangsignal des Rechners 23 bei jedem folgenden Anstieg des zweiten Steuersignals S 2 auf. Der Komparator 21 ist so konstruiert, daß er seinen Betrieb beginnt, nachdem das erste Ausgangssignal Da vom ersten Verzögerungstyp Flip-Flop 20 abgegeben worden ist.

Die oben beschriebenen Elemente 20 bis 23 bilden einen Filter F 1, bei welchem das Ausgangssignal Da vom ersten Verzögerungs-Flip-Flop 20 in Form eines laufenden aktuellen oder gegenwärtigen, Wertes D _k gegeben wird, wogegen das Ausgangssignal Db des zweiten Verzögerungstyp- Flip-Flops 22 in Form eines einmal vorhergehenden Wertes D _{k -1} gegeben wird. Als Folge dessen arbeitet der erste Filter F 1 wie im folgenden beschrieben. Wenn das Ausgangssignal Da des ersten Flip-Flops 20 vom Verzögerungstyp ansteigt, wird 1 zu dem vorhergehenden Wert D _{k -1} hinzugefügt, um als der laufende Wert D _k ausgegeben zu werden. Wenn das Ausgangssignal Db abnimmt, wird 1 vom vorhergehenden Wert D _{k -1} abgezogen, um als der laufende Wert D _k ausgegeben zu werden. Wenn sich ferner das Ausgangssignal Da nicht verändert, wird der vorhergehende Wert D _{k -1} als der laufende Wert D _k ausgegeben.

Das Ausgangssignal dieses ersten Filters F 1 wird zu einer Bussteuerschaltung 25 weitergeleitet, welche auch ein Signal A erhält. Die ersten und zweiten Bussteuerschaltungen 24 und 25 sind so ausgelegt, daß sie in geöffneten Zustand versetzt werden, wenn das Signal A gleich 1 ist, und daß sie in geschlossenen Zustand versetzt werden, wenn das Signal A gleich 0 ist. Die Ausgangssignale von beiden Bussteuerschaltungen 24 und 25 werden zu einem gemeinsamen Flip-Flop 26 vom Verzögerungstyp geleitet. Das dritte Flip-Flop 26 vom Verzögerungstyp ist über ein Flip- Flop 27 vom Verzögerungstyp mit einem Flip-Flop 28 vom Verzögerungstyp verbunden. Wenn der Inhalt des dritten Flip-Flops 26 vom Verzögerungstyp in Form eines laufenden Wertes D _t gegeben ist, ist der Inhalt des vierten Flip- Flops 27 vom Verzögerungstyp in Form eines einmal vorhergehenden Wertes D _t-1 und der Inhalt des fünften Flip-Flops 28 vom Verzögerungstyp in Form eines zweimal vorhergehenden bzw. vorvorhergehenden Wertes D _{t -2} gegeben. Die dritten bis fünften Flip-Flops 26 bis 28 vom Verzögerungstyp nehmen diese Werte beim Erhalt der Steuersignale S 3 bis S 5 auf.

Das Ausgangssignal D _t des dritten Flip-Flops 26 vom Verzögerungstyp wird einem Vervielfacher 32 zugeführt um verdoppelt zu werden. Die Ausgangssignale D _{t -1} und D _{t -2} der vierten und fünften Flip-Flops 27 und 28 vom Verzögerungs­ typ werden einer gemeinsamen Additionseinrichtung 29 zur Addition zugeführt. Die Ausgangssignale 2D _t vom Vervielfacher 32 und das Ausgangssignal (D _{t -1}+D _{t -2}) von der ersten Additionseinrichtung 29 werden einer Additionseinrichtung 30 zugeführt, deren Ausgangssignals (2D _t +D _{t -1}+D _{t -2}) zu einem Teiler 33 geleitet wird zur Teilung durch 4. Ein Flip-Flop 31 vom Verzögerungstyp ist mit dem dritten Flip-Flop 26 vom Verzögerungstyp verbunden, um das Ausgangssignal D _t zu erhalten. Das sechste Flip-Flop 31 vom Verzögerungstyp erhält auch ein Signal C. So wird ein Ausgangssignal (2D _t +D _{t -1}+D _{t -2})/4 von dem Teiler 33 außerhalb des Systems über ein Flip-Flop 34 vom Verzögerungstyp, welches ebenfalls ein Signal D erhält, übertragen, und das Ausgangssignal D _t vom dritten Flip-Flop 26 vom Verzögerungstyp wird auch außerhalb des Systems über das sechste Flip-Flop 31 vom Verzögerungstyp übertragen. Das sechste und das siebte Flip-Flop 31 und 34 vom Verzögerungstyp nehmen beim Anstieg der Signale C und D Eingangssignale auf.

Die oben beschriebenen Elemente 26 bis 33 bilden einen Filter F 2, welcher eine Berechnung (2D _t +D _{t -1}+D _{t -2})/4 durchführt. Der laufende Wert D _t ist hier verdoppelt, so daß die Berechnung den vorliegenden Zustand gut wiedergeben sollte.

Die oben beschriebenen Signale A bis D werden von einer Steuereinheit 40 abgegeben, welche mit zwei Schaltern SW 1 und SW 2 versehen ist. Die Steuereinheit 40 arbeitet in einer der drei folgenden Weisen, je nach Zustand der Schalter SW 1 und SW 2.

• (I) Das Signal A für die zweite Bussteuerschaltung 25 wird auf den "1"-Pegel eingestellt und das Signal B für die erste Bussteuerschaltung 24 wird auf den "0"-Pegel eingestellt. Das Signal C für das sechste Flip-Flop 31 vom Verzögerungstyp wird unter festgelegter Zeitabstimmung erhöht, so daß das Ausgangssignal vom ersten Filter F 1 außerhalb des Systems übertragen wird.
• (II) Das Signal B ist auf den Pegel "1" eingestellt und das Signal A auf Pegel "0". Das Signal D für das siebte Flip- Flop 34 vom Verzögerungstyp wird unter festgelegter Zeitabstimmung erhöht, so daß das Ausgangssignal vom zweiten Filter F 2 außerhalb des Systems übertragen wird.
• (III) Das Signal A ist auf Pegel "1" eingestellt und das Signal B auf Pegel "0". Das Signal D wird unter festgelegter gemeinsamer Zeitabstimmung so erhöht, daß die Berechnung durch den zweiten Filter F 2 anschließend an die durch den ersten Filter F 1 durchgeführten Rechnung ausgeführt wird und das Ausgangssignal vom Filter F 2 außerhalb des Systems übertragen wird.

Die Eingangsschaltung gemäß der Erfindung arbeitet wie im folgenden beschrieben.

Wie oben angegeben führt der erste Filter F 1 eine der Berechnungen D _k =(D _{k -1}+1), D _k =(D _{k -1}-1) und D _k =D _{k -1} aus, je nach Änderung des Wertes des Ausgangssignals Da nach der A/D-Umwandlung. Dagegen führt der Filter F 2 die Berechnung (2D _t +D _{t -1}+D _{t -2})/4 aus.

Wenn die Steuereinheit 40 in der Weise I arbeitet, ist das Ausgangssignal SO des Systems in der Form gegeben, in welcher das Ausgangssignal nach der Berechnung nur durch den ersten Filter 1 ausgegeben wird. Das Ausgangssignal nimmt dann einen Wert an, welcher gleich ist wie der vorhergehende Wert, oder einen Wert, welcher ein Bit größer oder kleiner ist als der vorhergehende Wert. So schwankt selbst dann, wenn irgendwelche Störungen oder Geräusche nach er A/D-Umwandlung enthalten sind, das entsprechende Ausgangssignal nur um ein Bit, und als Folge davon kann der schlechte Einfluß durch die Geräusche stark verringert oder beseitigt werden. Der Betrieb in dieser Weise ist für den Fall geeignet, in welchem eine impulsartige Störung stoßweise einem Sinuswellen-Eingangssignal mit kleinem dv/dt, d. h. ein Wechsel der Spannung pro Zeiteinheit, überlagert wird.

Wenn die Steuereinheit in der Weise II arbeitet, ist das Ausgangssignal SO des Systems in der Form des Ausgangssignals gegeben, welches nach der Berechnung nur durch den zweiten Filter F 2 ausgegeben wird. Das Ausgangssignal nimmt dann einen Wert an, welcher ungefähr dem Durchschnitt von drei aufeinanderfolgenden Werten gleich ist. So kann, selbst wenn Geräusche nach der A/D- Umwandlung enthalten sind, der schlechte Einfluß der Geräusche durch Durchschnittsbildung stark verringert werden.

Wenn die Steuereinheit 40 in der Weise III arbeitet, ist das Ausgangssignal SO des Systems in der Form des Ausgangssignals nach den aufeinanderfolgenden Berechnungen durch den ersten und zweiten Filter F 1 und F 2 gegeben. Dank des Effekts der doppelten Berechnungen kann der Einfluß der Störungen oder Geräusche bedeutend verringert werden.

Ferner wird, dank der Verwendung des Samplingperioden- Schaltkreises 15, einem Eingangssignal mit niedriger Frequenz eine längere Samplingperiode zur Verfügung gestellt. Als Folge davon ist es nicht nötig, das Frequenzband des A/D-Wandlers übermäßig zu verbreitern, wodurch ebenfalls Störungen bzw. Geräusche verringert werden.

Claims (2)

1. Eingangsschaltung für einen digitalen PLL, gekennzeichnet durch
einen A/D-Wandler (16),
einen ersten Filter (F 1), welcher mit dem A/D- Wandler verbunden ist und eine Berechnung (D _{k -1}+1) bei D _k größer als D _{k -1}, (D _{k -1}-1) bei D _k kleiner als D _{k -1} und (D _{k -1}) bei D _k gleich D _{k -1} ausführt, wobei D _k und D _{k -1} der laufende und der vorhergehende Wert eines Ausgangssignals des A/D-Wandlers (16) sind,
einen zweiten Filter (F 2), welcher mit dem A/D- Wandler (16) verbunden ist und eine Berechnung (2D _t +D _{t -1}+D _{t -2})/4 durchführt, wobei D _t , D _{t -1} und D _{t -2} der laufende, der vorhergehende und der vor­ vorhergehende Wert eines Ausgangssignals des A/D- Wandlers (16) sind, und
Mittel zum Übertragen eines Signals zu einem digitalen PLL-Schaltkreis wahlweise nach der Berechnung durch den ersten Filter (F 1), nach der Berechnung durch den zweiten Filter (F 2) oder nach den Berechnungen durch den ersten und zweiten Filter (F 1, F 2).

2. Aufnahmestromkreis nach Anspruch 1, dadurch gekennzeichnet, daß der A/D-Wandler (16) mit einem Samplingperioden- Schalterstromkreis (15) in Verbindung steht, welcher die Samplingperiode in Abhängigkeit von der Frequenz eines Eingangssignals einstellt.