DE3739804A1 - DYNAMIC STORAGE GROUPING WITH OPTIONAL ACCESS - Google Patents

DYNAMIC STORAGE GROUPING WITH OPTIONAL ACCESS

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DE3739804A1
DE3739804A1 DE19873739804 DE3739804A DE3739804A1 DE 3739804 A1 DE3739804 A1 DE 3739804A1 DE 19873739804 DE19873739804 DE 19873739804 DE 3739804 A DE3739804 A DE 3739804A DE 3739804 A1 DE3739804 A1 DE 3739804A1
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Abstract

A DRAM memory cell array comprises: bit lines (40) connected to a column decoder (5); word lines (50) connected to a row decoder (6); memory cells (11) for data storage connected between said bit lines (40) and said word lines (50); and sense amplifiers (40) for detection of data stored in said memory cell (11) by selection of an address by said column and row decoders (5, 6). Dummy bit lines (3) are positioned at each end of said memory cell array, the dummy bit lines (3) being free from connections to any of the said sense amplifiers. This arrangement has the advantage not only of prevention of the unbalance in the charging voitage of the bit lines (40) connected to the sense amplifiers (10), but also the prevention of malfunction of memory cells (11) which can be caused by minority carriers generated in the external circuitry. <IMAGE>

Description

Die Erfindung betrifft eine dynamische Speicherzelle mit wahlfreiem Zugriff (DRAM) und insbesondere die Bitleitungsgruppierung des DRAM.The invention relates to a dynamic memory cell random access (DRAM) and especially the Bit line grouping of the DRAM.

In letzter Zeit macht die Halbleiterindustrie gewaltige Anstrengungen, um ein DRAM mit hohen Bitdichten herzustellen und hat dabei viele reiche Ergebnisse erzielt. Insbesondere wird im Hinblick auf die erfolgreiche Entwicklung des Herstellungsverfahrens die Massenproduktion des 1 M Bit-DRAMs eingeleitet.Lately, the semiconductor industry has been doing tremendous Efforts to make a DRAM with high bit densities and has achieved many rich results. In particular is in view of the successful development of the Manufacturing process the mass production of the 1 M bit DRAM initiated.

Jedoch tritt manches technische Problem auf, wenn sich die Speicherdichte erhöht. Das Erfordernis der Herstellung einer Speicherzelle mit hoher Bitdichte auf der kleinen Chipfläche verringert nicht nur die Abmessung der Speicherzelle, sondern auch die Trennung zwischen den an die Speicherzelle angeschlossenen Bitleitungen und die Trennung zwischen der Speicherzellengruppierung und peripheren Schaltkreisen.However, some technical problem arises when the Storage density increased. The need to make one Memory cell with high bit density on the small chip area  not only reduces the size of the memory cell, but also also the separation between those attached to the memory cell connected bit lines and the separation between the Memory cell grouping and peripheral circuits.

Der Randeffekt des Halbleiterspeichersystems als Folge der verringerten Trennung zwischen Bitleitung und peripheren Schaltkreisen hat einen erheblichen Einfluß auf die Betriebstoleranz im Hinblick auf das Ungleichgewicht zwischen Bitleitungen.The edge effect of the semiconductor memory system as a result of reduced separation between bit line and peripheral Circuits has a significant impact on that Operating tolerance in terms of the imbalance between Bit lines.

Dabei besteht eine Möglichkeit, daß eine Datenabtastung als Folge des Ungleichgewichtes zwischen den Bitleitungen fehlerhaft wird, da das DRAM die Daten über den Mechanismus der Ladungsaufteilung erfaßt.There is a possibility that data sampling as Consequence of the imbalance between the bit lines becomes erroneous because the DRAM passes the data through the mechanism the charge distribution.

Dabei kann es vorkommen, daß die periphere, in den Speicherkondensator der Speicherzelle injizierte Schaltung das gespeicherte Datensignal entlädt.It can happen that the peripheral, in the Storage capacitor of the memory cell injected circuit the stored data signal discharges.

Eine Schutzeinrichtung der Speicherzellengruppierung gegenüber diesen Erscheinungen wird in der US-PS 43 39 66 angegeben.A protective device against the memory cell grouping these phenomena are given in US-PS 43 39 66.

Diese Einrichtung besteht aus einem Paar Pseudospalten für den Schutz der Speicherzellengruppierung gegenüber peripheren Schaltkreisen und die Pseudospalten bestehen aus einer Anzahl Ein-Transistorzellen, wobei die Kondensatoren abwechselnd große und kleine Kapazität aufweisen. Die Speicherzellen werden ferner abwechselnd mit logischen 1- und 0-Werten beschickt. This facility consists of a pair of pseudo columns for the Protection of the memory cell grouping against peripheral ones Circuits and the pseudo columns consist of a number One transistor cells, the capacitors alternating have large and small capacity. The memory cells are also alternated with logical 1 and 0 values loaded.  

Diese Einrichtung hat jedoch gewisse Nachteile, welche die Einrichtung und deren Größe zwangsläufig komplizieren.However, this device has certain disadvantages which the Facility and size necessarily complicate.

Es wird auf die Fig. 1 Bezug genommen, die ein Schaltbild einer Speicherzellengruppierung eines bekannten DRAMs darstellt, mit einem Abtastverstärker (10) und Bitleitungen (Spaltenleitungen) BLo, - BLi, , die an den Abtastverstärker angeschlossen sind, sowie Wortleitungen WLo - WLi, und einer Speicherzelle (11), die zwischen den Bitleitungen und der Wortleitung angeschlossen ist, und jeweils in integrierter Bauweise ausgeführt sind, wobei die Speicherzelle eine 1-Transistor-Speicherzelle ist, die aus einem Transistor und einem Speicherkondensator besteht.Reference is made to FIG. 1, which shows a circuit diagram of a memory cell grouping of a known DRAM, with a sense amplifier ( 10 ) and bit lines (column lines) BLo , - BLi , which are connected to the sense amplifier , and word lines WLo - WLi , and a memory cell ( 11 ) which is connected between the bit lines and the word line and is in each case designed in an integrated manner, the memory cell being a 1-transistor memory cell which consists of a transistor and a storage capacitor.

Die Bitleitung ist eine lange leitende Schicht, die mit vielen Speicherzellen verbunden ist und deren Streukapazität zwischen dem Halbleitersubstrat und der Bitleitung selbst auftritt. Dabei ist eine Streukapazität als Folge des Randeffektes zwischen jeder Bitleitung und benachbarten Bitleitungen vorhanden. Beispielsweise haben die Bitleitungen bis BLi mit Ausnahme der äußersten Bitleitungen BLo und die Eigenkapazität C B der Bitleitung selbst und die Gegenkapazität C f der Randeffekte, wie in Fig. 1, wie vorausgehend erläutert, dargestellt ist.The bit line is a long conductive layer which is connected to many memory cells and whose stray capacitance occurs between the semiconductor substrate and the bit line itself. There is a stray capacitance as a result of the edge effect between each bit line and neighboring bit lines. For example, the bit lines to BLi, with the exception of the outermost bit lines BLo, have the intrinsic capacitance C B of the bit line itself and the counter capacitance C f of the edge effects, as shown in FIG. 1, as explained above.

Daher ist die Gesamtkapazität der Bitleitungen bis BLi gleich C B + 2 C f . Da jedoch die äußersten Bitleitungen BLo und nur eine anliegende Bitleitung aufweisen, ist ihre Gesamtkapazität gleich C B + C f .Therefore, the total capacitance of the bit lines up to BLi is C B + 2 C f . However, since the outermost bit lines have BLo and only one bit line present, their total capacitance is equal to C B + C f .

Unter diesen Umständen besteht eine Möglichkeit, daß der Abtastverstärker, der die Daten über den Unterschied der gespeicherten Ladungen zwischen BLo und , BL 1 und oder BLi und erfaßt, fehlerhaft arbeitet, wenn er die Daten für die äußersten Begleitungen abtastet. Das heißt, der äußerste Abtastverstärker kann die Daten nicht erfassen infolge des Kapazitätsungleichgewichtes zwischen den vorausgehend aufgeführten Bitleitungen, da die äußersten Bitleitungen BLo und eine Kapazität von C B + C f und dagegen die Bitleitungen und BLi eine Kapazität von C B + 2 C f aufweisen. Dies ist leicht verständlich, da der Abtastverstärker aus einer bistabilen Kippschaltung besteht. Jedoch weisen die inneren Abtastverstärker mit Ausnahme des äußersten Abtastverstärkers kein Versagen bei der Datenerfassung auf, da alle Bitleitungen den gleichen Kapazitätswert C B + 2 C f haben.Under these circumstances, there is a possibility that the sense amplifier, which detects the data on the difference in stored charges between BLo and, BL 1 and or BLi and, will malfunction when it samples the data for outermost accompaniments. That is, the outermost sense amplifier cannot acquire the data due to the capacitance imbalance between the bit lines listed above, since the outermost bit lines BLo and a capacitance of C B + C f , while the bit lines and BLi have a capacitance of C B + 2 C f . This is easy to understand because the sense amplifier consists of a bistable multivibrator. However, with the exception of the outermost sense amplifier, the inner sense amplifiers do not fail in data acquisition since all bit lines have the same capacitance value C B + 2 C f .

In der Praxis wird eine einzige Stromversorgungsspannung Vcc von 5 Volt in dem neueren DRAM-System für die TTL-Kompatibilität verwendet. Der Abtastverstärker (10) lädt die Bitleitungen auf 5 Volt vor und tastet den Spannungsunterschied zwischen den Bitleitungen ab, der sich aus der Ladungsaufteilung mit der Speicherkapazität der vorausgehend aufgeführten Speicherzelle ergibt, die durch die adressierte Wortleitung WLo - WLi während eines aktiven Zyklus ausgewählt wurde.In practice, a single 5 volt power supply voltage Vcc is used in the newer DRAM system for TTL compatibility. The sense amplifier ( 10 ) precharges the bit lines to 5 volts and samples the voltage difference between the bit lines, which results from the charge distribution with the storage capacity of the above-mentioned memory cell, which was selected by the addressed word line WLo-WLi during an active cycle.

Für das bei diesem niedrigen Spannungspegel betriebene DRAM sollte ein Hochleitungs-Abtastverstärker (10), der einige 10 Millivolt Spannungsunterschied zwischen den Bitleitungen erfassen kann, für das ordnungsgemäße Auslesen der in der Speicherzelle gespeicherten Daten verwendet werden. Da der Wert der erwähnten Gegenkapazität C f sich erhöht, wenn die Trennung zwischen den Bitleitungen für das DRAM höhere Dichte verringert wird, versagen die Speicherzellen der äußersten Bitleitungen infolge eines Ungleichgewichtes der Gesamtkapazitäten.For the DRAM operated at this low voltage level, a high-line sense amplifier ( 10 ), which can detect some 10 millivolts of voltage difference between the bit lines, should be used for the correct reading of the data stored in the memory cell. Since the value of the mentioned counter capacitance C f increases when the separation between the bit lines for the DRAM of higher density is reduced, the memory cells of the outermost bit lines fail due to an imbalance in the total capacities.

Der Erfindung liegt die Hauptaufgabe zugrunde, eine verbesserte Speicherzellengruppierung zu schaffen, die die Schwierigkeiten in den Speicherzellen der äußersten Bitleitungen als Folge des Randeffektes vermeiden kann. Ferner ist die Erfindung darauf abgestellt, eine verbesserte Speicherzellengruppierung zu schaffen, welche die Zerstörung der gespeicherten Daten als Folge von Minoritätsträgern vermeiden kann, die in die Speicherzelle von der peripheren Schaltung injiziert werden.The invention is based on the main object, a to create improved memory cell array that the Difficulties in the outermost memory cells Can avoid bit lines as a result of the edge effect. Further the invention is aimed at an improved To create memory cell grouping which is the destruction of the stored data as a result of minority carriers can avoid entering the memory cell from the peripheral Circuit are injected.

Zur Lösung der vorausgehend aufgeführten Aufgabenstellung betrifft die Erfindung eine DRAM-Speicherzelle mit an einen Spalten-Dekodierer angeschlossene Bitleitungen, mit an einen Zeilen-Dekodierer angeschlossenen Wortleitungen, mit Speicherzellen, die zur Datenspeicherung zwischen den Bitleitungen und Wortleitungen angeschlossen sind, und mit Abtastverstärkern zur Erfassung der in der Speicherzelle gespeicherten Daten durch Auswahl der Adresse des Spalten-Dekodierers und Zeilen-Dekodierers, und ist erfindungsgemäß dadurch gekennzeichnet, daß eine Speicherzellengruppierung zusätzlich Füllbitleitungen umfaßt, die an jedem Ende der Speicherzellengruppierung liegen und nicht an den Abtastverstärker angeschlossen sind.To solve the task listed above The invention relates to a DRAM memory cell with one Column decoder bit lines connected to one Row decoder connected word lines, with Memory cells used for data storage between the Bit lines and word lines are connected, and with Sampling amplifiers for detecting those in the memory cell stored data by selecting the address of the Column decoder and row decoder, and is according to the invention characterized in that a memory cell grouping also includes filler bit lines at each end of the Memory cell grouping and not on the Sense amplifiers are connected.

In den Zeichnungen zeigt In the drawings shows  

Fig. 1 ein Schaltbild einer Speicherzellengruppierung eines bekannten DRAMs, Fig. 1 is a circuit diagram of a memory cell array of a conventional DRAMs,

Fig. 2 ein Blockschaltbild eines erfindungsgemäßen DRAMs, Fig. 2 is a block diagram of a DRAM according to the invention,

Fig. 3 ein Schaltbild der erfindungsgemäßen Speicherzellengruppierung, und Fig. 3 is a circuit diagram of the memory cell array according to the invention, and

Fig. 4 einen Strukturentwurf der Speicherzellengruppierung gemäß Fig. 3. FIG. 4 shows a structural design of the memory cell grouping according to FIG. 3.

Es wird auf die Erfindung im einzelnen Bezug genommen.Reference is made in detail to the invention.

In Fig. 2 ist ein DRAM-Chip dargestellt, welches das erfindungsgemäße Konzept verwendet. Das Speicherchip (1) bei dieser Ausführungsform ist ein dynamisches 1 Mbit-RAM, das aus vier Blöcken von 256 K Speicherzellengruppierungen (2 a-2 d) besteht, die Füllbitleitungen (3) an der äußersten Seite eines jeden Blocks aufweisen. Jeder Block umfaßt 512 Zeilen (oder Wortleitungen) und 512 Spalten (oder Bitleitungen) und diese Zeilen- und Spaltenleitungen sind jeweils an den Zeilen-Dekodierer (6) und Abtastverstärker (4) angeschlossen und die Spaltenleitung ist gleichfalls mit dem Spalten-Dekodierer (5) verbunden. Jeder Speicherzellen­ gruppierungsblock enthält 512 Abtastverstärker und ist an die Bitleitungen angeschlossen. FIG. 2 shows a DRAM chip which uses the concept according to the invention. The memory chip ( 1 ) in this embodiment is a dynamic 1 Mbit RAM, which consists of four blocks of 256 K memory cell groups ( 2 a - 2 d) , the fill bit lines ( 3 ) on the outermost side of each block. Each block comprises 512 rows (or word lines) and 512 columns (or bit lines) and these row and column lines are connected to the row decoder ( 6 ) and sense amplifier ( 4 ) respectively and the column line is also connected to the column decoder ( 5 ) connected. Each memory cell array block contains 512 sense amplifiers and is connected to the bit lines.

Die periphere Schaltung, wie beispielsweise der Taktgenerator, der Adressen-Pufferspeicher zum Antrieb des Zeilen- und Spalten-Dekodierers (6, 5), die Speicherzellengruppierungen (2 a-2 d) und der Abtastverstärker, sowie die I/0-Pufferspeicher sind in dem externen Block (7) untergebracht, der die Speicherzellengruppierung umgibt. Die Füllbitleitung (3) ist nicht mit dem Abtastverstärker (4) verbunden.The peripheral circuit, such as the clock generator, the address buffer memory for driving the row and column decoder ( 6, 5 ), the memory cell groupings ( 2 a - 2 d) and the sense amplifier, as well as the I / O buffer memory are in the external block ( 7 ) which surrounds the memory cell grouping. The fill bit line ( 3 ) is not connected to the sense amplifier ( 4 ).

Es wird darauf hingewiesen, daß die Füllbitleitung (3) mit dem Halbleitersubstrat an Masse gelegt oder mit einer endlichen Vorspannung verbunden sein kann.It is pointed out that the filler bit line ( 3 ) can be grounded to the semiconductor substrate or can be connected to a finite bias.

Fig. 3 stellt ein Schaltbild der erfindungsgemäßen DRAM-Speicherzelle dar. Fig. 3 illustrates a circuit diagram of the DRAM memory cell of the invention.

Bitleitungen (40) sind an den Abtastverstärker (10) angeschlossen und Speicherzellen (11) sind abwechselnd mit Wortleitungen (50) gemäß dem bekannten, mit Zeichenumsetzung arbeitenden Bitleitungsverfahren verbunden. Erfindungsgemäß sind Füllbitleitungen (3) an jedem Ende der Speicherzellengruppierung zusätzlich zu dem bekannten Speicher angeordnet und nicht an den Abtastverstärker (10) angeschlossen. Die Speicherzelle ist gemäß den mit Zeichenumsetzung arbeitenden Bitleitungsverfahren (folded bit line method) an die Füllbitleitungen (3) und die Wortleitungen (50) angeschlossen. Die Speicherzelle (11) ist die 1-Transistor-Speicherzelle, die in üblicher Weise aus einem MOS-Transistor (30) und einem Speicherkondensator (31) besteht. Die Source-Elektrode (34) des MOS-Transistors (30) ist mit der Bitleitung (40) oder der Füllbitleitung (3) verbunden und seine Drain-Elektrode (33) ist an die Elektrode (35) angeschlossen, die an der Oberfläche des Halbleitersubstrates durch Ionenimplantierung oder Inversion hergestellt und mit der Speicherkapazität (31) mit Nennkapazitätswert verbunden ist. Die andere Elektrode (36) der Speicherkapazität (31) ist über das zweite Polysilicium mit dem Halbleitersubstrat der Masse oder mit der Versorgungsspannung (Vcc) verbunden.Bit lines ( 40 ) are connected to the sense amplifier ( 10 ) and memory cells ( 11 ) are alternately connected to word lines ( 50 ) according to the known bit line method which uses character conversion. According to the invention, fill bit lines ( 3 ) are arranged at each end of the memory cell group in addition to the known memory and are not connected to the sense amplifier ( 10 ). The memory cell is connected to the filler bit lines ( 3 ) and the word lines ( 50 ) in accordance with the bit line method using the folded bit line method. The memory cell ( 11 ) is the 1-transistor memory cell, which in the usual way consists of a MOS transistor ( 30 ) and a storage capacitor ( 31 ). The source electrode ( 34 ) of the MOS transistor ( 30 ) is connected to the bit line ( 40 ) or the filling bit line ( 3 ) and its drain electrode ( 33 ) is connected to the electrode ( 35 ) which is on the surface of the Semiconductor substrates produced by ion implantation or inversion and connected to the storage capacity ( 31 ) with nominal capacity value. The other electrode ( 36 ) of the storage capacity ( 31 ) is connected to the semiconductor substrate of the ground or to the supply voltage (Vcc) via the second polysilicon.

Der Halbleiterbereich der Speicherkapazität (31), der mit der Drain-Elektrode (33) verbunden ist, ist der Oberflächenbereich des Halbleitersubstrates unter dem di­ elektrischen Isolator unter dem zweiten Polysilicium und es ist bekannt, daß dieser Bereich mittels einer Dotierung ionenimplantiert sein kann, die einen entgegengesetzten Leitungstyps wie das Halbleitersubstrat aufweist, oder dieser Bereich kann aus einer Inversionsschicht bestehen, die durch die an der erwähnten Elektrode (36) liegenden Stromversorgungsspannung (Vcc) gebildet wird.The semiconductor region of the storage capacitance ( 31 ), which is connected to the drain electrode ( 33 ), is the surface region of the semiconductor substrate under the dielectric insulator under the second polysilicon and it is known that this region can be ion-implanted by means of a doping which has an opposite conductivity type to the semiconductor substrate, or this region can consist of an inversion layer which is formed by the power supply voltage (Vcc) applied to the mentioned electrode ( 36 ).

Die Gate-Eletrode des MOS-Transistors (30) der Speicherzelle (11) besteht aus einem Polysiliciumgate, das mit der Wortleitung (50) verbunden ist.The gate electrode of the MOS transistor ( 30 ) of the memory cell ( 11 ) consists of a polysilicon gate which is connected to the word line ( 50 ).

Jede Bitleitung (40), mit Ausnahme der Füllbitleitungen (3), hat eine Gesamtkapazität von C B + 2 C f , wobei C B die Eigenstreukapazität und C f die Streukapazität als Folge eines Randeffektes zwischen benachbarten Bitleitungen ist. Daher zeigen die der Füllbitleitung (3) benachbarten Bitleitungen kein Ungleichgewicht im Kapazitätswert, so daß die äußersten Abtastverstärker normal arbeiten können. Each bit line ( 40 ), with the exception of the fill bit lines ( 3 ), has a total capacitance of C B + 2 C f , where C B is the intrinsic stray capacitance and C f is the stray capacitance as a result of an edge effect between adjacent bit lines. Therefore, the bit lines adjacent to the fill bit line ( 3 ) show no imbalance in the capacitance value, so that the outermost sense amplifiers can operate normally.

Es wird darauf hingewiesen, daß die Füllbitleitungen (3), die an jedem Ende der Speicherzellengruppierung liegen, im gleichen Verfahrensschritt und mit der gleichen Abmessung wie die gewöhnliche Bitleitung (40) und die Speicherzelle (11) hergestellt werden.It should be noted that the fill bit lines ( 3 ), which are located at each end of the memory cell grouping, are produced in the same method step and with the same dimensions as the ordinary bit line ( 40 ) and the memory cell ( 11 ).

Fig. 4 ist eine vergrößerte Darstellung eines sehr kleinen Teils der Speicherzellengruppierung, die die Struktur eines Teils der Fig. 3 darstellt. Verschiedene Abänderungen der angegebenen Struktur sind für den Fachmann im Rahmen der Erfindung offensichtlich. FIG. 4 is an enlarged view of a very small portion of the memory cell array that illustrates the structure of a portion of FIG. 3. Various modifications to the structure indicated are obvious to those skilled in the art within the scope of the invention.

Alle Bezugszeichen in Fig. 4 sind die gleichen wie in Fig. 3.Any reference numerals in Fig. 4 are the same as in Fig. 3.

Die Füllbitleitungen (3), die am Rand der Speicherzellengruppierung liegen, und die Bitleitungen (40) sind aus einer metallischen, leitenden Schicht hergestellt und über Öffnungen (60) mit der hochdotierten Schicht (100) eines N-Leitungstyps auf dem Substrat mit P-Leitungstyp verbunden.The filler bit lines ( 3 ), which lie at the edge of the memory cell grouping, and the bit lines ( 40 ) are produced from a metallic, conductive layer and are connected via openings ( 60 ) to the highly doped layer ( 100 ) of an N-type line on the substrate with P- Line type connected.

Die ersten Polysilicium-Wortleitungen (50), die von den Bitleitungen (40) durch die Isolierschicht getrennt sind, ergeben die Gate-Elektroden der MOS-Transistoren (30).The first polysilicon word lines ( 50 ), which are separated from the bit lines ( 40 ) by the insulating layer, result in the gate electrodes of the MOS transistors ( 30 ).

Daher haben die MOS-Transistoren (30) der Fig. 4 Gate-Oxide unter den Bitleitungen (40) und haben einen Kanalbereich des MOS-Transistors (30) unter diesen Gate-Oxiden. Der Bereich (35) eines N-Leitungstyps auf der Oberfläche des Halbleitersubstrats bildet eine Elektrode des Speicherkondensators (31) und ist mit der erwähnten Drain-Elektrode verbunden. Der aufgeführte Halbleiterbereich (34) ist der Sourcebereich des Transistors (30) und ist mit der Bitleitung (40) oder der Füllbitleitung (3) über die Öffnung (60) verbunden.Therefore, the MOS transistors ( 30 ) of Fig. 4 have gate oxides under the bit lines ( 40 ) and have a channel region of the MOS transistor ( 30 ) under these gate oxides. The region ( 35 ) of an N-type conduction on the surface of the semiconductor substrate forms an electrode of the storage capacitor ( 31 ) and is connected to the drain electrode mentioned. The listed semiconductor region ( 34 ) is the source region of the transistor ( 30 ) and is connected to the bit line ( 40 ) or the filler bit line ( 3 ) via the opening ( 60 ).

Auf dem Bereich (35) ist eine dieelektrische Isolierschicht des Speicherkondensators (31) ausgebildet und auf dieser dielektrischen Isolierschicht ist das zweite nicht-gezeichnete Polysilicium mit dem Halbleitersubstrat verbunden.A dielectric insulating layer of the storage capacitor ( 31 ) is formed on the region ( 35 ) and the second polysilicon, not shown, is connected to the semiconductor substrate on this dielectric insulating layer.

Die Wortleitung (50) ist an den nicht-gezeichneten Zeilen-Dekodierer angeschlossen und die Bitleitung (40) ist mit dem Abtastverstärker (10) und dem nicht-gezeichneten Spalten-Dekodierer verbunden.The word line ( 50 ) is connected to the row decoder, not shown, and the bit line ( 40 ) is connected to the sense amplifier ( 10 ) and the column decoder, not shown.

Die Füllbitleitung (3) ist an das Halbleitersubstrat angeschlossen und nicht mit dem Abtastverstärker (10) verbunden. Daher speichert die an die Füllbitleitung (3) angeschlossene Speicherzelle keine Daten.The fill bit line ( 3 ) is connected to the semiconductor substrate and is not connected to the sense amplifier ( 10 ). Therefore, the memory cell connected to the fill bit line ( 3 ) does not store any data.

Andererseits kann eine endliche Vorspannung an der Füllbitleitung (3) liegen. In diesem Falle bildet diese Vorspannung eine Verarmungsschicht am Übergang zwischen dem Halbleiter des P-Leitungstyps und dem Halbleiter (100) des N-Leitungstyps über die Öffnung (60) und sammelt Minoritätsträger (in diesem Fall Elektronen), die in der externen Schaltung der Speicherzellengruppierung erzeugt werden, so daß die Zerstörung von Daten, die in der Speicherkapazität (31), die sich am Rand der Speicherzellengruppierung befindet, als Folge des Minoritätsträgers verhindert werden kann.On the other hand, there may be a finite bias on the fill bit line ( 3 ). In this case, this bias forms a depletion layer at the junction between the P-type semiconductor and the N-type semiconductor ( 100 ) through the opening ( 60 ) and collects minority carriers (in this case electrons) that are in the external circuitry of the memory cell array are generated so that the destruction of data contained in the storage capacity ( 31 ) located at the edge of the memory cell array as a result of the minority carrier can be prevented.

Wie vorausgehend ausgeführt wurde, muß die Anordnung gemäß der US-PS 43 39 766 aus einem Paar Füllspalten (zwei Bitleitungen) bestehen, die aus einer Anzahl Ein-Transistorzellen bestehen, die abwechselnd eine große und kleine Kapazität aufweisen. Dagegen reicht bei der erfindungsgemäßen Speicherzellengruppierung lediglich eine halbe Füllspalte (eine Bitleitung) aus.As stated above, the arrangement must be in accordance with  the US-PS 43 39 766 from a pair of filling gaps (two Bit lines) consist of a number of one-transistor cells consist of alternating large and small Have capacity. In contrast, is sufficient with the invention Memory cell grouping only half a fill column (a bit line).

Wie vorausgehend erläutert wurde, bringen die zusätzlichen Bitleitungen, die erfindungsgemäß an jedem Ende der bekannten Speicherzellengruppierung liegen, den Vorteil mit sich, nicht nur die Ungleichheit in der Ladespannung der an den Abtastverstärker angeschlossenen Bitleitungen zu verhindern, sondern auch eine Fehlfunktion der Speicherzelle als Folge von Minoritätsträgern, die in der externen Schaltung erzeugt werden.As previously explained, the additional Bit lines according to the invention at each end of the known memory cell grouping, the advantage with itself, not just the inequality in the charging voltage of the bit lines connected to the sense amplifier prevent, but also a malfunction of the memory cell as a result of minority carriers operating in the external Circuit are generated.

Die Erfindung ist in keiner Weise auf das vorausgehend beschriebene Ausführungsbeispiel beschränkt. Für den Fachmann sind verschiedene Abänderungen der beschriebenen Ausführungsform sowie weitere Ausführungen offensichtlich und diese werden von der Erfindung im Rahmen der anliegenden Ansprüche mitumfaßt.The invention is in no way preceded by this described embodiment limited. For the specialist are various modifications of the described Embodiment and other designs obvious and these are covered by the invention in the context of the Claims included.

Claims (3)

1. DRAM-Speicherzelle mit an einen Spalten-Dekodierer angeschlossene Bitleitungen (40), mit an einen Zeilen-Dekodierer angeschlossenen Wortleitungen (50), mit Speicherzellen (11), die zur Datenspeicherung zwischen den Bitleitungen und Wortleitungen angeschlossen sind, und mit Abtastverstärkern (10) zur Erfassung der in der Speicherzelle (11) gespeicherten Daten durch Auswahl der Adresse des Spalten-Dekodierers und Zeilen-Dekodierers, dadurch gekennzeichnet, daß eine Speicherzellengruppierung zusätzliche Füllbitleitungen (3) umfaßt, die an jedem Ende der Speicherzellengruppierung liegen und nicht an den Abtastverstärker (10) angeschlossen sind.1. DRAM memory cell with bit lines ( 40 ) connected to a column decoder, with word lines ( 50 ) connected to a row decoder, with memory cells ( 11 ) connected between the bit lines and word lines for data storage, and with sense amplifiers ( 10 ) for detecting the data stored in the memory cell ( 11 ) by selecting the address of the column decoder and row decoder, characterized in that a memory cell group comprises additional filler bit lines ( 3 ) which are located at each end of the memory cell group and not at the Sense amplifier ( 10 ) are connected. 2. Speicherzellengruppierung nach Anspruch 1, dadurch gekennzeichnet, daß die Füllbitleitungen (3) durch Verbindung mit dem Halbleitersubstrat an Masse liegen.2. Memory cell grouping according to claim 1, characterized in that the fill bit lines ( 3 ) are connected to ground by connection to the semiconductor substrate. 3. Speicherzellengruppierung nach Anspruch 1, dadurch gekennzeichnet, daß eine endliche Vorspannung an die Füllbitleitungen (3) gelegt ist.3. Memory cell grouping according to claim 1, characterized in that a finite bias voltage is applied to the filler bit lines ( 3 ).
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HK20091A (en) 1991-03-28
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