DE3546132C2

DE3546132C2 -

Info

Publication number: DE3546132C2
Application number: DE19853546132
Authority: DE
Inventors: Hans-Martin Prof. Dr. 5810 Witten De Rein
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1985-12-24
Filing date: 1985-12-24
Publication date: 1989-11-09
Also published as: DE3546132A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Erzeugung zweier um π/2 gegeneinander verschobenen Takte der halben Frequenz gemäß Oberbegriff des Patentanspruches 1.

In der Nachrichtentechnik werden des öfteren zur Signalverarbeitung Takte benötigt, die zeitlich um π/2 gegeneinander versetzt sind. Solche Takte werden durch gleichzeitiges Teilen eines Taktsignales der doppelten Frequenz und des dazu komplementären Taktsignals erzeugt. Als Beispiel gilt die in Fig. 1 angegebene Schaltungsanordnung für einen 2stufigen 1:4-Demultiplexer für hohe Bitraten. Es sind die drei 2:1-Demultiplexer DX 1 bis DX 3 erkennbar, durch die das Datensignal D in die 4 Einzelsignale demultiplext wird. Die dazu erforderliche Taktversorgung erfolgt durch eine ebenfalls 2stufige Flip-Flop-Anordnung F 1 bis F 3, in der das Taktsignal T des Eingangs-Datenmultiplex-Signals D jeweils frequenzmäßig halbiert wird. Die beiden Flip-Flops F 2 und F 3 der 2. Stufe realisieren dabei das o. g. gleichzeitige Teilen eines Taktsignals Q 1 mit der halben Eingangstaktrate T bzw. des komplementären Signals . Die Ausgangssignale Q 2 und Q 3 der Flip-Flops F 2 und F 3 der 2. Stufe bzw. die invertierten Ausgangssignale und sind die für die Demultiplexer der 2. Stufe benötigten um f/2 versetzten Taktsignale mit der Taktrate von ¼ der Taktrate des eingangsseitigen Taktsignals T. Die beiden Takt-Teiler-Flip-Flops der 2. Stufe müssen ebenso wie die 1. Teiler-Stufe bei Demultiplexern für Hochgeschwindigkeitsübertragung durch sehr schnelle Bauelemente realisiert sein, beispielsweise in ECL- oder E²CL-Technik. Solche schnellen Bausteine sind erheblich teurer als Bausteine in Normal-Technik und erfordern einen wesentlich höheren Stromverbrauch.

Der Erfindung lag die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, die mit weniger Schaltungsaufwand auszukommen imstande ist.

In dem Aufsatz "Counting the phases" von Price, wireless world, Dez. 1979, S. 86 ff. ist eine Schaltungsanordnung vorgestellt worden, die ebenfalls zwei um π/2 gegeneinander verschobene Takte der halben Frequenz zu erzeugen imstande ist. Diese Anordnung (Fig. 9) besteht aus der Kaskade zweier JK-Flip-Flops und einem Inverter, durch den das zweite Flip-Flop mit dem invertierten Takt versorgt wird. Da JK-Flip-Flops üblicherweise zweizustandsgesteuert sind, also jeweils einen Master- und einen Slave-Teil enthalten, die durch versetzte Takte angesteuert werden, hat diese Schaltung mindestens den doppelten Aufwand gegenüber der erfindungsgemäßen Lösung, die mit einem einzigen Master-Slave-Flip-Flop auskommt, abgesehen von dem zusätzlichen Inverter, den die Anordnung nach dem Stande der Technik benötigt. Außerdem ist die Grenzfrequenz für diese Anordnung wesentlich niedriger, weil die internen Laufzeiten etwa doppelt so hoch sind bei Annahme von verwendeten Bauteilen gleicher Eigenschaften. Außerdem wird durch die Laufzeit des zusätzlichen Inverters eine Unsymmetrie bei den Signalpfaden hervorgerufen, wodurch die Grenzbetriebsfrequenz noch weiter gedrückt wird.

Die erfindungsgemäße Schaltungsanordnung weist die Vorteile auf, daß eines der schnellen, teuren Flip-Flops eingespart wird. Damit wird auch der Stromverbrauch wesentlich geringer. Beim Einsatz in den vorgenannten Demultiplexern ergeben sich die weiteren Vorteile, daß erstens für die 1. Teilerstufe trotz der doppelten Frequenz ein dynamischer Frequenzteiler (für die Flip-Flops der 2. Stufe werden jedoch statische Teiler benötigt) verwendet werden kann, wodurch die Verlustleistung ebenfalls gesenkt wird. Zweitens ist die Belastung der ersten Teilerstufe geringer. Drittens wird der ungünstige Einfluß von Parameterschwankungen zwischen den beiden Flip-Flops der 2. Stufe der Anordnung nach Fig. 1 vermieden.

Es folgt die Beschreibung der Erfindung anhand der Figuren.

Die Fig. 3 zeigt ein Ausführungsbeispiel für die erfindungsgemäße Schaltungsanordnung, die Fig. 4a bis 4c je ein Impulsdiagramm mit über der Zeit aufgetragenen Signalen von Punkten der Anordnung nach Fig. 3. Schließlich zeigt die Fig. 5 als Anwendungsbeispiel das Blockschaltbild eines 2stufigen 1:4-Demultiplexers für hohe Bitraten, in dem die erfindungsgemäße Schaltungsanordnung eingesetzt ist.

In den Fig. 6a bis 6c sind verschiedene Taktsignale über der Zeit aufgetragen, die an entsprechenden Punkten der Schaltung nach Fig. 5 anstehen.

In Fig. 3 ist die Ringkaskadenschaltung eines einzigen zweizustandsgesteuerten Master-Slave-Flip-Flops MA, SL erkennbar mit einem Master-Teil MA und einem Slave-Teil SA. Der negierte Ausgang des Slave-Teils ist auf den D-Eingang des Master-Teils rückgekoppelt, das ganze Master-Slave- Flip-Flop wird mittels des Taktes T getaktet (der beim Slave-Teil auf den invertierenden Eingang geführt ist).

In Fig. 4a ist der Takt über der Zeit aufgetragen, in Fig. 4b darunter der Ausgang Q _M des Master-Teils und darunter in Fig. 4c der Ausgang Q _S des Slave-Teils. Wie man sieht, sind die beiden letzteren Signale um π/2 gegeneinander versetzt und weisen die halbe Rate des Taktsignals T auf.

In der Fig. 5 ist das Blockschaltbild für eine 2stufigen 1:4-Demultiplexer für hohe Bitraten gezeichnet, wobei das Eingangsdatensignal I in zwei Stufen über drei parallelisierte Master-Slave-C-Flip-Flops MS-D-FF demultiplext wird und über Treiberstufen als Einzelsignale Q 1 (t 1) bis Q 4 (t 4) am Datenausgang ansteht. Der frequenzhalbierte Takt C, der aus dem eingangsseitigen Takt Clock oder direkt aus dem Multiplex-Datensignal gewonnen wird, wird der Taktschaltung Tim der 1. Demultiplexer-Stufe und ihren beiden zwischenspeichernden Master-Slave-Flip-Flops M 1 S 1 und M 2 S 2 zugeführt. Der frequenzhalbierte Takt C wird über eine etwaige Laufzeitunterschiede ausgleichende Verzögerungsleitung d.l. ebenfalls der erfindungsgemäßen Anordnung eines Master- Slave-Flip-Flops M S zugeführt, dessen invertierter Ausgang auf den D-Eingang des Master-Teils rückgekoppelt ist.

Die Ausgänge des Master Teils M und des Slave-Teils S bieten die beiden ersten um π/2 versetzten Takte C 1 und C 2, und die invertierten Ausgänge die beiden letzten um π/2 versetzten Takte 1 und 2.

Durch den ersten C 1 und dritten Takt wird der eine 1:2-Demultiplexer Demux und das eine Master-Salve-Flip-Flop-Paar angesteuert, welche somit das erste Q 1 (t 1) und das dritte Einzelsignal Q 3 (t 3) liefern. In entsprechender Weise wird der andere 1:2-Demultiplexer und das andere Master-Salve-Flip-Flop-Paar von dem zweiten C 2 und vierten Takt angesteuert, wodurch das zweite Q 2 (t 2) und vierte Einzelsignal Q 4 (t 4) erzeugt werden.

Zur Vereinfachung sind die komplementären Daten- und Taktleitungen z. T. nicht in die Figur gezeichnet. Die Fig. 6a zeigt den frequenzhalbierten Takt C, während die Fig. 6b und 6c die nochmals frequenzhalbierten und um π/2 gegeneinander versetzten Takte C 1 und C 2 zeigen. In Fig. 7 ist als weiteres Ausführungsbeispiel ein 1stufiger 1:4-Demultiplexer dargestellt, der 4 eingangsseitig parallel geschaltete und mit dem empfangenen Multiplex-Datensignal beaufschlagten Master-Slave-Flip-Flop M S enthält, die von der erfindungsgemäßen Takterzeugungsanordnung mit jeweils um π/2 versetzten Takten versorgt werden. Diese Anordnung besteht aus einem zweizustandsgesteuerten MS-Flip-Flop, dessen Slave-Ausgang Q _S auf den invertierten Eingang und dessen invertierter Slave-Ausgang aus Symmetriegründen auf den Eingang D des Master-Teils M rückgekoppelt sind und das durch einen Takt C, dessen Frequenz f _c der halben Bitrate b des Multiplex-Datensignals entspricht, getaktet wird.

Selbstverständlich ist die erfindungsgemäße Anordnung auch in einem 4:1-Multiplexer anwendbar, wie er beispielsweise in Fig. 8 gezeigt ist. In dem 2stufigen Multiplexer werden die 4 Einzelsignale I 1 bis I 4 durch zwei 2:1-Mux zunächst zu zwei Signalen I′1 und I′2 und durch einen weiteren 2:1-Mux zum Multiplexsignal Q zusammengefaßt. Die erforderlichen 4 Takte werden von dem erfindungsgemäßen Frequenzteiler-Flip-Flop-Ring FRE DIV, bestehend aus einem zweizustandsgesteuerten Master-Slave-D-Flip-Flop mit dem Master-Teil M A und dem Slave-Teil S L, geliefert, welche aus dem schnellen Systemtakt Clock der Frequenz f _c = b/2 die jeweils um π/2 versetzten Takte S 1, S 2 und die dazu invertierten Takte (nicht gezeichnet) jeweils der halben Frequenz f _c/2 liefert.

Claims

1. Schaltungsanordnung zur Erzeugung zweier um π/2 gegeneinander verschobenen Takte der halben Frequenz, dadurch gekennzeichnet, daß ein Master-Slave-Flip-Flop vorgesehen ist, dessen Master- und Slave-Teil zu einer Kaskade hintereinander geschaltet sind, die durch eine Rückkopplung zu einem Ring ergänzt ist, wobei eine der beiden Kopplungen, also entweder die Rückkopplung oder die kaskadische Kopplung, invertiert erfolgt, d. h. daß beispielsweise im ersten Fall der Eingang (D) des Masterteils mit dem invertierten Ausgang () des Slave-Teils und/oder der invertierte Eingang des Masterteils mit dem Ausgang des Slave-Teils verbunden sind, und wobei die andere Kopplung nicht invertiert erfolgt, d. h. daß der Ausgang (Q _M) des Master- Teils mit dem Eingang des Slave-Teils und der invertierte Ausgang () des Master-Teils mit dem invertierten Eingang des Slave-Teils verbunden sind, und daß die Ausgänge (Q _M, Q _S) bzw. die invertierten Ausgänge (, ) der beiden Flip-Flop-Teile die um π/2 gegeneinander verschobenen Takte der halben Frequenz liefern (Fig. 3).

2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch die Anwendung in einem 1- oder 2stufigen 1:4- Demultiplexer für hohe Bitraten.

3. Schaltungsanordnung nach Anspruch 1 oder 2, gekennzeichnet durch die Anwendung in einem 1- oder 2 stufigen 4:1-Multiplexer.