DE3510902C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung mit einem Pufferspeicher zur Umsetzung eines redundanten Datensi­ gnales in ein digitales Leitungssignal reduzierter und konstanter Bitrate.

Eine solche Schaltungsanordnung ist z. B. zur Reduzierung der Bitrate von Videodaten geeignet. Es ist bekannt, zur Reduzierung der Bitrate von Videodaten einen Pufferspei­ cher zu verwenden (vergleiche z. B. Candy, J.C., Franke, M.A., Haskell, B.G., Mounts, F.W.: Transmitting Televi­ sion as Clusters of Frame-to-Frame Differences. The Bell System Technical Journal Vol. 50, No. 6, July-August 1971, S. 1889-1917). In der angegebenen Literaturstelle geht es um die Reduzierung der Bitrate von Videodaten ei­ nes Bildtelefones, die als PCM-Codeworte des analogen Vi­ deosignales mit einer Bitrate von etwa 16 Mbit/s anfal­ len.

Eine wesentliche Maßnahme zur Reduktion besteht darin, die PCM-Codeworte eines Bildes in einen Bildspeicher ein­ zulesen und dann nur noch signifikante Änderungen zwi­ schen den Codeworten des gespeicherten Bildes und den Co­ deworten eines darauffolgenden Bildes als DPCM-Codeworte zu übertragen. Sind die Änderungen nicht signifikant, werden keine Informationen übertragen. Von Zeit zu Zeit wird der Inhalt des Bildspeichers dadurch aktualisiert, daß in ihn die PCM-Worte eine neuen Bildes eingelesen werden; diese PCM-Worte werden dann auch an den Empfänger übertragen, um dort den Inhalt eines entsprechenden Bild­ speichers zu aktualisieren.

Zum Geschwindigkeitsausgleich zwischen den auf diese Wei­ se unregelmäßig anfallenden Informationen hoher Bitrate (etwa 16 Mbit/s) und dem Leitungssignal, das die Informa­ tionen mit einer konstanten Bitrate von etwa 2 Mbit/s an den Empfänger übertragen soll, ist ein Pufferspeicher vorgesehen.

Abgesehen davon, daß in der angegebenen Literaturstelle keine Schaltungsanordnung zur Realisierung der oben ange­ deuteten Vorgänge beschrieben ist, sondern lediglich Funktionsblöcke erläutert werden, die Bestandteile eines Simulators sind, wird auf Seite 1912 nahegelegt, zur wei­ teren Reduktion der Bitrate vor Einspeicherung der PCM- oder DPCM-Worte in den Pufferspeicher zu prüfen, mit wel­ cher Minimalzahl von Bits sich der Informationsgehalt der Worte darstellen läßt. Mit anderen Worten: In den Puffer­ speicher sollen Codeworte variabler Länge eingeschrieben werden. Nun sind Pufferspeicher für Codeworte variabler Länge aufwendig zu realisieren.

Aus der EP 01 38 080 A2 ist ein Datenverarbeitungssystem be­ kannt, mit dem Daten für die Übertragung über eine Lei­ tung aufbereitet werden. Bei dem bekannten System werden - gesteuert durch einen Prozessor - Codeworte gleicher Länge aus einem Speicher ausgelesen, in Codeworte mit va­ triabler Länge umcodiert und dann - gesteuert von einer Kontrolleinheit - seriell an einen Empfänger übertragen.

Der Erfindung liegt die Aufgabe zugrunde, eine Schal­ tungsanordnung der eingangs genannten Art anzugeben, die einen wenig aufwendigen Pufferspeicher erfordert und mit einem Minimum an schnellen Bauteilen auskommt.

Diese Auf­ gabe wird dadurch gelöst, daß die gleichlangen Codeworte des Datensignales in den Pufferspeicher eingelesen wer­ den, daß ein erster Codierer vorgesehen ist, der ein Codewort aus dem Pufferspeicher ausliest, es in ein Codewort mit in der Regel verkürzter Länge umsetzt, die­ ses Codewort seriell mit konstanter Bitrate abgibt und mit dem letzten Bit dieses Codewortes ein neues Codewort aus dem Pufferspeicher ausliest.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Erfindungsgemäß wird eine Umcodierung in Codeworte vari­ abler Länge nach dem Pufferspeicher vorgenommen, so daß dieser als Pufferspeicher für Worte konstanter Länge ausgeführt werden kann. Bei der Umcodierung in Codeworte variabler Länge kann ein langsamer Baustein verwendet werden, da für seine Taktung kein schnellerer Takt als der Takt des Übertragungssignals erforderlich ist.

Anhand der Figur soll ein Ausführungsbeispiel der Erfin­ dung erläutert werden.

Die Figur zeigt ein Blockschaltbild des Ausführungsbei­ spiels.

An Klemmen VD liegen unregelmäßig anfallende Videodaten in Form paralleler PCM- oder DPCM-Codeworte zu je 8 Bit an. Ein Codierer U 2 setzt die Videodaten zusammen mit Steuersignalen, die an Klemmen SS anliegen, in 10 Bit- Codeworte um. Die Steuersignale enthalten Angaben dar­ über, ob es sich bei den Videodaten um PCM- oder DPCM- Worte handelt, und sie enthalten die Adressen der Bild­ punkte innerhalb einer Zeile sowie Codeworte, die den Zeilenstart oder den Halbbildstart markieren. Schließlich umfassen die Steuersignale auch Codeworte, die der Unter­ scheidung von Luminanz- und Chrominanzwerten in den Videodaten dienen sowie das Ende von Videodatenblocks an­ geben, die nur signifikante Unterschiede zwischen aufein­ anderfolgenden Bildern enthalten.

Bei der Umsetzung der Steuersignale und der Videodaten in 10 Bit-Codeworte werden alle Informationen als Bitkombi­ nationen an vorbestimmten Stellen der 10 Bit-Codeworte dargestellt.

Gleichzeitig mit dieser Umsetzung erfolgt auch eine Ver­ kürzung der DPCM-Codeworte: Zwei DPCM-Codeworte zu je 8 Bit werden zwischengespeichert, auf je 4 Bit verkürzt und gemeinsam in ein 10-Bit-Codewort umcodiert. Mit der Ver­ kürzung auf 4 Bit tritt im vorliegenden Beispiel kein In­ formationsverlust auf, weil der DPCM-Coder 8-Bit-Code­ worte abgibt, mit denen 16 unterschiedliche Intervalle von möglichen Differenzen dargestellt werden und für die­ se Darstellung nur 4 Bit erforderlich sind. An dieser Stelle können auch auf die gleiche Weise Verkürzungen vorgenommen werden, die mit einem vertretbaren Informa­ tionsverlust verbunden sind.

Die 10-Bit-Codeworte werden parallel in einen Pufferspei­ cher PS eingelesen; die hierfür nötigen Takte und Takt­ leitungen sind nicht angegeben, da die Taktversorgung einfacher Bausteine zu den handwerklichen Maßnahmen des Fachmannes gehört. Ein weiterer Codierer U 1, bestehend aus einem Festwertspeicher FS, zwei Flip-Flops FF 1, FF 2 und einem Zähler Z, liest die 10-Bit-Codeworte aus dem Pufferspeicher in unregelmäßigen Zeitabständen aus und wandelt sie mit Hilfe eines Taktes T in einen seriellen Bitstrom konstanter Bitrate um. Der Bitstrom wird als di­ gitales Leitungssignal über eine Klemme Ü der Übertra­ gungsleitung zugeführt.

Der Festwertspeicher FS des Codierers U 1 hat 15 Adreß­ eingänge; 10 seiner Adreßeingänge sind mit den Ausgängen des Pufferspeichers PS verbunden und die weiteren 5 Adreßeingänge mit den Ausgängen der Stufen des 5-stufi­ gen Zählers Z. Der Zähler Z wird mit dem Takt T inkremen­ tiert und steht in dem Augenblick, in dem ein neues Code­ wort vom Pufferspeicher PS an die 10 Adreßeingänge des Festwertspeichers FS gelegt wird, auf dem Stand 0. Wäh­ rend der Stand des Zählers erhöht wird, wird ein Teil der Speicherstellen des Festwertspeichers FS angesteuert und deren Inhalt parallel an seine Ausgänge gelegt. Welcher Teil der Speicherstellen angesteuert wird, ist eindeutig durch das 10-Bit-Codewort an den Adreßeingängen festge­ legt, das während der Inkrementierung des Zählers nicht verändert wird. Für die Wirkungsweise des Umcodierers U 1 werden nur die Ausgänge Q 1, Q 2 des Festwertspeichers FS benötigt. Er ist so programmiert, daß beim Verstellen der Adresse durch den Zähler Z am Ausgang Q 1 bitweise ein Codewort abgegeben wird, das dem an den Adreßeingängen anliegenden Codewort zugeordnet ist und gegenüber diesem in aller Regel ohne Informationsverlust verkürzt ist. Am Ausgang Q 2 wird nur mit dem letzten Bit des verkürzten Codewortes eine binäre Eins abgegeben, mit der der Zähler Z zurückgesetzt wird und aus dem Pufferspeicher PS ein neues 10-Bit-Codewort angefordert wird. Die Zahl der Stu­ fen des Zählers Z hängt davon ab, aus wievielen Bits das längste der am Ausgang Q 1 abgegebenen Codeworte besteht. Im vorliegenden Beispiel ist davon ausgegangen, daß die­ ses Codewort nicht mehr als 32 Bit umfaßt. An den Adreß­ eingängen müssen also höchstens 32 Adressen durchlaufen werden; daher ist 5 die maximal nötige Stufenzahl des Zählers Z.

Zur Flankensynchronisation sind zwei Flip-Flops FF 1 und FF 2 vorgesehen, die beide mit dem Takt T getaktet werden. Der Dateneingang D des ersten Flip-Flops FF 1 ist mit dem Ausgang Q 1 verbunden, während sein Q-Ausgang Q an die Klemme Ü angeschlossen ist. Der Dateneingang des zweiten Flip-Flops FF 2 ist mit dem Ausgang Q 2 verbunden und sein Q-Ausgang Q ist an den Reset-Eingang R des Zählers Z und an einen Takteingang des Pufferspeichers PS angeschlos­ sen.

Wird als Festwertspeicher FS ein EPROM verwendet, so las­ sen sich Programmierungsfehler problemlos korrigieren.

Claims (6)

1. Schaltungsanordnung mit einem Pufferspeicher zur Um­ setzung eines redundanten Datensignales in ein digita­ les Leitungssignal reduzierter und konstanter Bitrate, dadurch gekennzeichnet, daß die gleichlangen Codeworte des Datensignales in den Pufferspeicher (PS) eingelesen werden, daß ein erster Codierer (U 1) vorgesehen ist, der ein Codewort aus dem Pufferspeicher (PS) ausliest, es in ein Code­ wort mit in der Regel verkürzter Länge umsetzt, dieses Codewort seriell mit konstanter Bitrate abgibt und mit dem letzten Bit dieses Codewortes ein neues Codewort aus dem Pufferspeicher (PS) ausliest.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet,
daß der erste Codierer (U 1) einen Festwert­ speicher (FS) enthält, dem die Codeworte des Puffer­ speichers (PS) und der Stand eines Zählers (Z) als Ad­ resse zugeführt werden, daß der Zähler (Z) mit dem Takt (T) des Leitungssignales inkrementiert wird und der Festwertspeicher (FS) so programmiert ist, daß an einem ersten seiner Ausgänge (Q 1) mit dem Weiterschal­ ten des Zählers (Z) das Codewort mit in der Regel ver­ kürzter Länge bitweise abgegeben wird und
daß an einem zweiten seiner Ausgänge (Q 2) mit dem letzten Bit des Codewortes mit in der Regel verkürzter Länge ein Binärwert abgegeben wird, mit dem der Zähler (Z) zurückgesetzt und ein neues Codewort aus demPuf­ ferspeicher (PS) ausgelesen wird.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekenn­ zeichnet,
daß zur Flankensynchronisation der erste und der zweite Ausgang des Festwertspeichers (FS) an den Dateneingang jeweils eines Flip-Flops (FF 1, FF 2) ge­ führt sind, daß beide Flip-Flops (FF 1, FF 2) mit dem Takt des Leitungssignales getaktet werden und
daß der Q-Ausgang des ersten Flip-Flops (FF 1) mit der Übertragungsleitung (Ü) und der Q-Ausgang des zweiten Flip-Flops (FF 2) mit dem Reset-Eingang (R) des Zählers (Z) und mit einem Anforderungseingang des Puf­ ferspeichers (PS) verbunden ist.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß es sich bei dem Festwertspeicher (FS) um ein EPROM handelt.

5. Schaltungsanordnung nach einem der vorhergehenden An­ sprüche, dadurch gekennzeichnet, daß ein zweiter Co­ dierer (U 2) die gleichlangen Codeworte des redundanten Datensignales aus einem Datensignal (VD) mit Codewor­ ten unterschiedlicher Codierungsart oder unterschied­ licher Länge und aus zugehörigen Steuersignalen (SS) erzeugt.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekenn­ zeichnet, daß im zweiten Codierer (U 2) mehrere Code­ worte des Datensignals zwischengespeichert, verkürzt und mit den Steuersignalen in ein einziges neues Code­ wort umcodiert werden.