DE3510902A1 - Schaltungsanordnung mit einem pufferspeicher zur umsetzung eines redundanten datensignales in ein digitales leistungssignal - Google Patents

Description

• Schaltungsanordnung mit einem Pufferspeicher zur
• Umsetzung eines redunaanten Datensignales in ein aigitales Leitungssignal Die Erfindung betrifft eine Schaltungsanordnung mit einem Pufferspeicher zur Umsetzung eines redundanten Datensignales in ein digitales Leitungssignal reduzierter und konstanter Bitrate.
• Eine solche Schaltungsanordnung ist z.B. zur Reduzierung der Bitrate von Videodaten geeignet. Es ist bekannt, zur Reduzierung der Bitrate von Videodaten einen Pufferspeicher zu verwenden (vergleiche z.B. Candy, J.C., Franke, M.A., Haskell, B.G., Mount, F.W.: Transmitting Television as Clusters of Frame-to-Frame Differences. The Bell System Technical Journal Vol. 50, No. 6, July - August 1971, S. 169 - 1917). In der angegebenen Literaturstelle geht es um die Reduzierung der Bitrate von Videodaten eines Bildtelefones, die als PCM-Codeworte des analogen Viaeosignales mit einer Bitrate von etwa 16 Mbit/s anfallen.
• Eine wesentliche Maßnahme zur Reduktion besteht darin, die PCH-Codeworte eines Bildes in einen Bildspeicher einzulesen und dann nur noch signifikante Änderungen zwischen aen Codeworten des gespeicherten Bildes und den Codeworten eines darauffolgenden Bildes als DPCM-Codeworte zu übertragen. Sind die Änderungen nicht signifikant, werden keine Informationen übertragen. Von Zeit zu Zeit wird der Inhalt des Bildspeichers dadurch aktualisiert, daß in ihn die PCM-Worte eines neuen Bildes eingelesen werden; diese PCM-Worte werden dann auch an den Empfänger ubertragen, um dort den Inhalt eines entsprechenden Bildspeichers zu aktualisieren.
• Zum Geschwindigkeitsausgleich zwischen den auf diese Weise unregelmäßig anfallenden Informationen hoher Bitrate (etwa 16 Mbit/s) und dem Leitungssignal, das die Informationen mit einer konstanten Bitrate von etwa 2 Mbit/s an den Empfänger übertragen soll, ist ein Pufferspeicher vorgesehen.
• Abgesehen davon, daß in der angegebenen Literaturstelle keine Schaltungsanordnung zur Realisierung der oben angedeuteten Vorgänge beschrieben ist, sondern lediglich Funktionsblöcke erläutert werden, die Bestandteile eines Simulators sind, wird auf Seite 1912 nahegelegt, zur weiteren Reduktion der Bitrate vor Einspeicherung der PCM-oder DPCM-Worte in den Pufferspeicher zu prüfen, mit welcher Minimalzahl von Bits sich der Informationsgehalt der Worte darstellen läßt. Mit anderen Worten: In den Pufferspeicher sollen Codeworte variabler Länge eingeschrieben werden. Nun sind Pufferspeicher für Codeworte variabler Länge aufwendig zu realisieren.
• Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, die einen wenig aufwendigen Pufferspeicher erfordert und mit einem Minimum an schnellen Bauteilen auskommt. Diese Aufgabe wird dadurch gelöst, daß die gleichlangen Codeworte des Datensignales in den Pufferspeicher eingelesen werden, daß ein erster Codierer vorgesehen ist, der ein Codewort aus dem Pufferspeicher ausliest, es in ein Codewort mit in der Regel verkürzter Länge umsetzt, dieses Codewort seriell mit konstater Bitrate abgibt und mit dem letzten Bit dieses Codewortes ein neues Codewort aus dem Pufferspeicher ausliest.
• Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
• Erfindungsgemäß wird eine Umcodierung in Codeworte variabler Länge nach dem Pufferspeicher vorgenommen, so daß dieser als Pufferspeichert für Worte konstanter Länge ausgeführt werden kann. Bei der Umcodierung in Codeworte variabler Länge kann ein langsamer Baustein verwendet werden, da für seine Taktung kein schnellerer Takt als der Takt des Übertragungssignals erforderlich ist.
• Anhand der Figur soll ein Ausführungsbeispiel der Erfindung erläutert werden.
• Die Figur zeigt ein Blockschaltbild des Ausführungsbeispiels.
• An Klemmen VD liegen unregelmäßig anfallende Videodaten in Form paralleler PCM- oder DPCM-Codeworte zu je 8 Bit an. Ein Codierer U2 setzt die Videodaten zusammen mit Steuersignalen, die an Klemmen SS anliegen, in 10-Bit-Codeworte um. Die Steuersignale enthalten Angaben darüber, ob es sich bei den Videodaten um PCM- oder DPCM-Worte handelt, und sie enthalten die Adressen der Bildpunkte innerhalb einer Zeile sowie Codeworte, die den Zeilenstart oder den Halbbildstart markieren. Schließlich umfassen die Steuersignale auch Codeworte, die der Unterscheidung von Luminanz- und Chrominanzwerten in den Videodaten dienen sowie das Ende von Videodatenblocks angeben, die nur signifikante Unterschiede zwischen aufeinander folgenden Bildern enthalten.
• Bei der Umsetzung der Steuersignale und der Videodaten in 10-Bit-Codeworte werden alle Informationen als Bitkombinationen an vorbestimmten Stellen der lO-Bit-Codeworte dargestellt.
• Gleichzeitig mit dieser Umsetzung erfolgt auch eine Verkürzung der DPCM-Codeworte: Zwei DPCM-Codeworte zu je 8 Bit werden zwischengespeichert, auf je 4 Bit verkürzt und gemeinsam in ein 10-Bit-Codewort umcodiert. Mit der Verkürzung auf 4 Bit tritt im vorliegenden Beispiel kein Informationsverlust auf, weil der DPCM-Coder 8-Bit-Codeworte abgibt, mit denen 16 unterschiedliche Intervalle von möglichen Differenzen dargestellt werden und für diese Darstellung nur 4 Bit erforderlich sind. An dieser Stelle können auch auf die gleiche Weise Verkürzungen vorgenommen werden, die mit einem vertretbaren Informationsverlust verbunden sind.
• Die 10-Bit-Codeworte werden parallel in einen Pufferspeicher PS eingelesen; die hierfür nötigen Takte und Taktleitungen sind nicht angegeDen, da die Taktversorgung einfacher Bausteine zu den handwerklichen Maßnahmen des Fachmannes gehört. Ein weiterer Codierer U1, bestehend aus einem Festwertspeicher FS, zwei Flip-Flops FF1, FF2 und einem Zähler Z, liest die 10-Bit-Codeworte aus dem Pufferspeicher in unregelmäßigen Zeitabständen aus una wandelt sie mit Hilfe eines Taktes T in einen seriellen Bitstrom konstanter Bitrate um. Der Bitstrom wird als digitales Leitungssignal über eine Klemme Ü der Übertragungsleitung zugeführt.
• Der Festwertspeicher FS des Codierers U1 hat 15 Adresseingänge; 10 seiner Adresseingänge sind mit den Ausangen des Pufferspeichers PS verbunden una die weiteren 5 Adresseingänge mit den Ausgängen der Stufen des 5-stufigen Zählers Z. Der Zähler Z wird mit dem Takt T inkrementiert und steht in dem Augenblick, in dem ein neues Code- wort vom Pufferspeicher PS an die 10 AdresseingSinge des Festwertspeichers FS gelegt wird, auf dem Stand 0. Whrena der Stand des Zählers erhöht wird, wird ein Teil der Speicherstellen des Festwertspeichers FS angesteuert und deren Inhalt parallel an seine Ausgänge gelegt. Welcher Teil der Speicherstellen angesteuert wird, ist eindeutig durch das 10-Bit-Codewort an den Adresseingängen festgelegt, das während der Inkrementierung des Zählers nicht verändert wird. Für die Wirkungsweise des Umcodierers Ul werden nur die, die Ausgänge Q1, Q2 des Festwertspeichers FS benötigt. Er ist so programmiert, daß beim Verstellen der Adresse durch den Zähler Z am Ausgang Q1 bitweise ein Codewort abgegeben wird, das dem an den Adresseingängen anliegenden Codewort zugeordnet ist und gegenüber diesem in aller Regel ohne Informationsverlust verkürzt ist. Am Ausgang Q2 wird nur mit dem letzten Bit des verkürzten Codewortes eine binäre Eins abgegeben, mit der der Zähler z zurückgesetzt wird und aus dem Pufferspeicher PS ein neues 10-Bit-Couewort angefordert wird. Die Zahl der Stufen des Zählers Z hängt davon ab, aus wievielen Bits das längste der am Ausgang Q1 abgegebenen Codeworte besteht.
• III vorliegendem Beispiel ist davon ausgegangen, daß dieses Codewort nicht mehr als 32 Bit umfabt. An den Adresseingängen müssen also höchstens 32 Adressen durchlaufen werden; daher ist 5 dte maximal nötige Stufenzahl des Zänlers Z.
• Zur Flankensynchronisation sind zwei Flip-Flops FF1 und FF2 vorgesehen, die beide mit dem Takt T getaktet werden.
• Der Dateneingang D des ersten Flip-Flops FF1 ist mit dem Ausgang Q1 verbunden, während sein Q-Ausgang Q an die Klemme Ü angeschlossen ist. Der Dateneingang des zweiten Flip-Flops FF2 ist mit dem Ausgang Q2 verbunden und sein Ausgang Q ist an den Reset-Eingang R des Zählers Z und an einen Takteingang des Pufferspeichers PS angeschlossen.
• Wird als Festwertspeicher FS ein EPROM verwendet, so lassen sich Programmierungsfehler problemlos korrigieren.

Claims (6)

1. Patentansprüche 1)Schaltungsanordnung mit einem Puffersppeicher zur Umsetzung eines redundanten Datensignales in ein digitales Leitungssignal reduzierter und konstanter Bitrate, dadurch gekennzeichnet, aas die gleichlangen Codeworte des Datensignales in den Pufferspeicher (PS) eingelesen werden, daß ein erster Codierer (U1) vorgesehen ist, der ein Codewort aus dem Pufferspeicher (PS) ausliest, es in ein Codewort mit in der Regel verkürzter Länge umsetzt, dieses Codewort seriell mit konstanter Bitrate abgibt und mit dem letzten Bit dieses Codewortes ein neues Codewort aus dem Pufferspeicher (PS) ausliest.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Codierer (U1) einen Festwertspeicher (FS) enthalt, dem die Codeworte des Pufferspeichers (PS) und der Stand eines Zählers (Z) als Adresse zugeführt werden, daß der Zähler (Z) mit dem Takt (T) des Leitungssignales inkrementiert wird und der Festwertspeicher (FS) so programmiert ist, daß an einem ersten seiner Ausgänge (Q1) mit dem eiterschalten des Zählers (Z) das Codewort mit in der Regel verkürzter Länge bitweise abgegeben wird und aaß an einem zweiten seiner Ausgänge (Q2) mit dem letzten Bit des Codewortes mit in der Regel verkürzter Länge ein Binärwert abgegeben wird, mit dem der Zähler (Z) zurückgesetzt und ein neues Codewort aus dem Pufferspeicher (PS) ausgelesen wird.
3. 3. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß zur Flankensynchronisation der erste und der zweite Ausgang des Festwertspeichers (FS) an den Dateneingang jeweils eines Flip-Flops (FF1, FF2) geführt sind, daX beide Flip-Flops (FF1, FF2) mit dem Takt des Leitungssignales getaktet werden und daß der Ausgang des ersten Flip-Flops (FF1, FF2) mit der Übertragungsleitung (Ü) und der Q-Ausgang des zweiten Flip-Flops (FF2) mit dem Reset-Eingang (R) des Zählers (Z) und mit einem Anforderungseingang des Pufferspeichers (PS) verbunden ist.
4. 4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß es sich bei dem Festwertspeicher (FS) um ein EPROM handelt.
5. 5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein zweiter Codierer (U2) die gleichlangen Codeworte des redundanten Datensignales aus einem Datensignal (VD) mit Codeworten unterschiedlicher Codierungsart oder unterschiedlicher Länge und aus zugehörigen Steuersignalen (SS) erzeugt.
6. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß im zweiten Codierer (U2) mehrere Codeworte des Datensignals zwischengespeichert, verkürzt und mit den Steuersiganlen in ein einziges neues Codewort umcodiert werden.