DE3504983C2

DE3504983C2 - Data transmission arrangement

Info

Publication number: DE3504983C2
Application number: DE3504983A
Authority: DE
Inventors: Christian Joseph Vandenbulcke; Eric Hendrik Jozef Persoon
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1984-02-22
Filing date: 1985-02-14
Publication date: 1997-12-11
Anticipated expiration: 2005-02-15
Also published as: GB8504389D0; IT8519560A0; FR2559978B1; GB2154833B; JPS60194853A; JPH0443456B2; DE3504983A1; IT1183368B; FR2559978A1; GB2154833A

Description

Die Erfindung betrifft eine Datenübertragungsanordnung mit einem Sender und einem Empfänger nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a data transmission arrangement with a transmitter and a receiver according to the preamble of claim 1.

Eine für die Verwendung in einer derartigen Datenübertragungsanordnung zu verwendende Steuereinheit ist aus dem Artikel "Der Ton im Wandel" in der Zeitschrift "Funkschau", Heft 1 (1984), Seiten 50 bis 52, bekannt. Die bekannte Einrichtung dient als Steuereinheit für ein Audiosystem. Der Wortauswahlsignalgeber erzeugt ein Wortauswahlsignal mit einer festen Periode. Zwischen zwei aufeinanderfolgenden Pegeländerungen des Wortauswahlsignals kann ein Datenwort übertragen werden. Bei jeder Änderung dieses Pegels des Wortauswahlsignals wird ein anderes Datenwort gewählt. Die feste Periode des Wortauswahlsignals entspricht einer festen Anzahl von Taktimpulsen des Taktsignals.One for use in such a data transmission arrangement The control unit used is from the article "The Sound in Change" in the Magazine "Funkschau", Issue 1 (1984), pages 50 to 52, known. The well-known Device serves as a control unit for an audio system. Of the Word selection signal generator generates a word selection signal with a fixed period. Between two successive level changes of the word selection signal can a data word is transmitted. Each time this level changes Another data word is selected word selection signal. The fixed period of the Word selection signal corresponds to a fixed number of clock pulses Clock signal.

Ein Nachteil der bekannten Anordnung besteht darin, daß die Periode des Wortauswahlsignals fest ist. Dadurch kann nur ein Datenwort mit einer festen Anzahl von Bits auf den Empfänger übertragen werden. Wenn das zu übertragende Datenwort weniger Bits als die erwähnte feste Anzahl enthält, ist das Datenwort zu ergänzen. Die Folge davon ist eine unwirtschaftliche Verwendung der Übertragungsleitung. Wenn das zu übertragende Datenwort mehr Bits als die feste Anzahl enthält, kann das ganze Datenwort nicht vollständig übertragen werden.A disadvantage of the known arrangement is that the period of the Word selection signal is fixed. This means that only one data word with a fixed Number of bits to be transferred to the receiver. If the one to be transferred Data word contains fewer bits than the fixed number mentioned, the data word is too complete. The consequence of this is an inefficient use of the Transmission line. If the data word to be transmitted has more bits than the fixed one Contains the whole data word cannot be completely transmitted.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenübertragungsanordnung zu schaffen, in der die Periode des Wortauswahlsignals nicht fest ist, sondern in der die Zeitdauer zwischen zwei aufeinanderfolgenden Pegeländerungen des Wortauswahlsignals an verschiedene Datenwörter anpaßbar ist, die verschiedene Datenbitzahlen enthalten.The invention has for its object to a data transmission arrangement create in which the period of the word selection signal is not fixed, but in that Time between two successive changes in level of the Word selection signal is adaptable to different data words, the different Data bit numbers included.

Diese Aufgabe wird bei einer Datenübertragungsanordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.This task is performed in a data transmission arrangement of the type mentioned at the beginning Kind by the specified in the characterizing part of claim 1 Features resolved.

Der Wortauswahlsignalgeber nimmt insbesondere eine Einstellung der Dauer zwischen zwei aufeinanderfolgenden Pegeländerungen des Wortauswahlsignals durch Auswahl aus einem Satz verschiedener Zeitwerte vor, wodurch das Wortauswahlsignal keine feste Periode mehr hat, weil jetzt eine Pegeländerung des Wortauswahlsignals nach jedem Vielfachen von Taktimpulsen auftreten kann. Beim Eingeben eines Datenworts in den Eingangspeicher unter der Steuerung einer Pegeländerung des Wortauswahlsignals arbeiten Datenwörter mit variabler Bitlänge und ein Wortauswahlsignal mit variabler Dauer zwischen zwei aufeinanderfolgenden Pegeländerungen zusammen.The word selection signal generator takes in particular a setting of the duration between two successive level changes of the word selection signal Selection from a set of different time values, which makes the Word selection signal no longer has a fixed period, because now a level change of Word selection signal can occur after every multiple of clock pulses. At the Enter a data word in the input memory under the control of a Changing the level of the word selection signal works data words with variable bit length and a variable duration word selection signal between two consecutive ones Level changes together.

Um für ein erstes Bit eines zu übertragenden Datenworts eine gut definierte Position in bezug auf eine Pegeländerung des Wortauswahlsignals zu schaffen, ist eine Ausgestaltung der Erfindung durch die im Patentanspruch 2 angegebenen Merkmale gekennzeichnet.A well-defined position for a first bit of a data word to be transmitted To create with respect to a level change of the word selection signal is one Embodiment of the invention by the features specified in claim 2 featured.

Vorzugsweise ist das erste Bit eines zu übertragenden Datenworts das Bit höchster Wertigkeit des Datenworts. Der Vorteil dabei ist, daß durch die Verwendung von Datenwörtern mit verschiedener Wortlänge die Stelle des Bits höchster Wertigkeit dabei immer bekannt ist.The first bit of a data word to be transmitted is preferably the highest bit Value of the data word. The advantage of this is that by using Data words with different word lengths are the position of the most significant bit is always known.

Nach einer weiteren Ausgestaltung dieser Erfindung umfaßt der Eingangsspeicher eine Anzahl Speicherzellen, die taktgesteuert nacheinander adressiert werden. Durch die Verwendung einer Reihe nacheinander adressierbarer Speicherzellen ist einfach erkennbar, an welchen Stellen die Datenbits der Datenwörter mit verschiedenen Wortlängen gespeichert sind.According to a further embodiment of this invention, the input memory comprises a number of memory cells that are sequentially addressed in a clock-controlled manner. By it is easy to use a series of addressable memory cells recognizable at which points the data bits of the data words with different Word lengths are saved.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung näher erläutert. Es zeigen: Embodiments of the invention are described below with reference to the drawing explained in more detail. Show it:

Fig. 1 ein vereinfachtes Ausführungsbeispiel einer digitalen Audioanordnung, in der die Erfindung an wendbar ist, Fig. 1 is a simplified embodiment of a digital audio device in which the invention is reversible manner on,

Fig. 2(a), (b), (c), (d), (e) und (f) Signal muster von in einer erfindungsgemäßen Datenübertragungs anordnung benutzten Signalen, Fig. 2 (a), (b), (c), (d), (e) and (f) signal pattern used by an inventive arrangement in data transmission signals,

Fig. 3 ein Beispiel einer Ausführungsform eines Wortauswahlsignalgebers, Fig. 3 shows an example of an embodiment of a word selection signal generator,

Fig. 4 ein bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Audiosenders, Fig. 4 shows a preferred embodiment of an audio channel according to the invention,

Fig. 5 ein bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Audioempfängers. Fig. 5 shows a preferred embodiment of an audio receiver according to the invention.

Die vorliegende Beschreibung der Erfindung be zieht sich auf ein digitales Audiosystem. Es wird klar sein, daß dies nur beispielsweise erfolgt und daß sich die Erfindung nicht auf Audiosysteme beschränkt. Verwen dung findet die Erfindung in allen Datenübertragungsan ordnungen, in denen Datenwörter serienweise in einer Reihe aufeinanderfolgender Datenbits übertragen werden.The present description of the invention be draws on a digital audio system. It becomes clear be that this is only for example and that the invention is not limited to audio systems. Use The invention finds application in all data transmission applications orders in which data words come in series in a row successive data bits are transmitted.

In Fig. 1 ist ein vereinfacht es Beispiel einer digitalen Audioanordnung dargestellt, in der die Erfin dung anwendbar ist. Die digitale Audioanordnung enthält eine zentrale Steuereinheit 1, einen Sender 2, und einen Empfänger 3. Die zentrale Steuereinheit erzeugt ein Takt signal (SCK) auf einer Serientaktleitung 4 und ein Wort auswahlsignal (WS) auf einer Wortauswahlleitung 5. Der Datenfluß zwischen dem Sender und dem Empfänger wird über eine Seriendatenübertragungsleitung 6 (SD) übertragen. Der Sender und der Empfänger werden vom Taktsignal (SCK) und vom Wortauswahlsignal aus der zentralen Steuereinheit gesteuert und sind daher Sklaven der zentralen Steuer einheit. Es wird klar sein, daß die zentrale Steuer einheit sowohl in dem Sender als auch in den Empfänger angeordnet werden kann, der damit der Meister ist.In Fig. 1, a simplified example of a digital audio arrangement is shown, in which the inven tion is applicable. The digital audio arrangement contains a central control unit 1 , a transmitter 2 , and a receiver 3 . The central control unit generates a clock signal (SCK) on a serial clock line 4 and a word selection signal (WS) on a word selection line 5 . The data flow between the transmitter and the receiver is transmitted via a serial data transmission line 6 (SD). The transmitter and the receiver are controlled by the clock signal (SCK) and the word selection signal from the central control unit and are therefore slaves to the central control unit. It will be clear that the central control unit can be arranged in both the transmitter and the receiver, which is therefore the master.

In Fig. 2(a) ist das Muster des Taktsignals (SCK) und in Fig. 2(b) das Muster des Wortauswahlsignals (WS) dargestellt. Das Taktsignal wird auf bekannte Weise von einem Taktgeber erzeugt. Das Wortauswahlsignal ist ein Zweipegelsignal. Unter der Steuerung einer Pegel änderung in diesem Wortauswahlsignal wird ein anderes Wort oder kann ein anderes Wort über die Datenübertragungs leitung übertragen werden. Für diese bevorzugte Ausführungs form wird eine Wahl getroffen, die beinhaltet, daß eine Pegeländerung des Signals WS immer gleichzeitig mit einer Rückflanke des Taktsignals auftritt. Es wird klar sein, daß sich die Erfindung nicht auf diese spezielle Wahl beschränkt.In FIG. 2 (a), the pattern of the clock signal (SCK), and in Fig. 2 (b) shows the pattern of the word selection signal (WS). The clock signal is generated in a known manner by a clock generator. The word selection signal is a two-level signal. Under the control of a level change in this word selection signal, another word or another word can be transmitted via the data transmission line. For this preferred embodiment, a choice is made which includes that a level change of the signal WS always occurs simultaneously with a trailing edge of the clock signal. It will be clear that the invention is not limited to this particular choice.

Das Wortauswahlsignal wird in einem Wortaus wahlsignalgeber erzeugt, der ein Teil der zentralen Steuer einheit ist. Für diesen Geber sind mehrere Verwirklichungen möglich. Wenn die Daten von einer digitalen Datenquelle geliefert werden, wie z. B. von einer Compact Disc, wird die Frequenz des Wortauswahlsignals durch das Format der ausgegebenen Datenwörter bestimmt, was bedeutet, daß die Quelle als Wortauswahlsignalgeber arbeitet. Dabei erzeugt die Quelle Wortlängenimpulse, die die Anzahl aufeinander folgender Taktimpulse zwischen zwei aufeinanderfolgenden Übertragungen des Wortauswahlsignals angeben. Wenn die Daten von einer Quelle geliefert werden, die formatfreie Daten (analog oder digital) liefert, ist ein besonderer Wortauswahlsignalgeber erforderlich. In Fig. 3 ist ein Beispiel eines derartigen besonderen Wortauswahlsignal gebers dargestellt. Dieser Generator 24 ist an einen Takt geber 21, der das Taktsignal SCK erzeugt, und an einen Mikroprozessor 20 angeschlossen, die Teile der zentralen Steuereinheit sind. Der Geber 24 enthält einen Zähler 22, der mit einem ersten Eingang an den Taktgeber 21 und mit einem zweiten Eingang an den Mikroprozessor 20 angeschlos sen ist. Der Zähler 22 zählt die gelieferten Taktimpulse und wird jedesmal beim Erreichen einer vorgegebenen Anzahl von Taktimpulsen zurückgestellt. Der Wert der vorgegebenen Anzahl wird von einem Wortlängenimpuls aus dem Mikropro zessor erzeugt. Der Wert dieser Anzahl ist aus einem Satz von ganzen Zahlen für jeden zu erzeugenden Wortlängenimpuls wählbar. Die Rückstellung des Zählers erzeugt ein Ausgangs signal, das einem Dateneingang einer Kippstufe 23 zu geführt wird. Ein Takteingang der Kippstufe 23 empfängt über den Inverter 25 das invertierte Taktsignal. Die Kippstufe 23 ändert ihren Zustand bei der Vorderflanke eines an ihrem Takteingang erscheinenden Impulses.The word selection signal is generated in a word selection signal generator, which is part of the central control unit. Several implementations are possible for this encoder. If the data is provided by a digital data source, such as B. from a compact disc, the frequency of the word selection signal is determined by the format of the data words output, which means that the source works as a word selection signal generator. The source generates word length pulses which indicate the number of successive clock pulses between two successive transmissions of the word selection signal. If the data is supplied from a source that provides format-free data (analog or digital), a special word selection signal generator is required. In Fig. 3 an example of such a special word selection signal transmitter is shown. This generator 24 is connected to a clock generator 21 , which generates the clock signal SCK, and to a microprocessor 20 , which are part of the central control unit. The encoder 24 contains a counter 22 which is ruled out with a first input to the clock generator 21 and with a second input to the microprocessor 20 . The counter 22 counts the delivered clock pulses and is reset each time a predetermined number of clock pulses is reached. The value of the predetermined number is generated by a word length pulse from the microprocessor. The value of this number can be selected from a set of integers for each word length pulse to be generated. The reset of the counter generates an output signal, which is fed to a data input of a flip-flop 23 . A clock input of the flip-flop 23 receives the inverted clock signal via the inverter 25 . The flip-flop 23 changes its state on the leading edge of a pulse appearing at its clock input.

Der Empfang des Ausgangssignals bei der Kipp stufe 23 bewirkt eine Zustandsänderung der Kippstufe, sobald eine Vorderflanke eines Signals an ihrem Taktein gang empfangen wird, d. h. bei einer Rückflanke des Takt impulses. Das Wortauswahlsignal (WS) wird an einen Daten ausgang der Umkehrstufe 23 ausgegeben.The receipt of the output signal at the flip-flop 23 causes a change in the state of the flip-flop as soon as a leading edge of a signal is received at its clock input, ie with a trailing edge of the clock pulse. The word selection signal (WS) is output to a data output of the inverter 23 .

Da der Umkehrstufe 23 vom invertierten Takt signal gesteuert wird, ändert sich der Pegel des Wortaus wahlsignals immer gleichzeitig mit einer Rückflanke des Taktsignals, wie in Fig. 2(a) und (b) dargestellt ist. Das Taktsignal und das Wortauswahlsignal werden also mit einander synchronisiert.Since the inverter 23 is controlled by the inverted clock signal, the level of the word selection signal always changes simultaneously with a trailing edge of the clock signal, as shown in Fig. 2 (a) and (b). The clock signal and the word selection signal are thus synchronized with one another.

Unter der Steuerung des Mikroprozessors 20 kann die vorgegebene Anzahl auf verschiedene Werte z. B. ab hängig von der Wortlänge des zu übertragenden Datenworts oder abhängig von der Kapazität des Senders oder des Empfängers eingestellt werden. Diese Einstellung auf ver schiedene Werte beinhaltet selbst wieder, daß die (zeit lich) Länge zwischen zwei aufeinanderfolgenden Pegelände rungen des Wortauswahlsignals nicht fest, sondern an mehrere Werte anpaßbar ist. Da der Zähler 22 Taktimpulse zählt, ist die zeitliche Länge zwischen zwei aufeinander folgenden Pegeländerungen des Wortauswahlsignals immer ein Vielfaches der Taktimpulsperiode. Insbesondere ist also das Wortauswahlsignal an die Anzahl von Bits in dem zu übertragenden Datenwort anpaßbar.Under the control of the microprocessor 20 , the predetermined number can be set to different values e.g. B. from depending on the word length of the data word to be transmitted or depending on the capacity of the transmitter or the receiver. This setting to different values itself includes again that the (temporally) length between two successive level changes of the word selection signal is not fixed, but can be adapted to several values. Since the counter counts 22 clock pulses, the time length between two successive level changes of the word selection signal is always a multiple of the clock pulse period. In particular, the word selection signal can therefore be adapted to the number of bits in the data word to be transmitted.

In Fig. 4 ist ein bevorzugtes Ausführungsbei spiel eines Audiosenders dargestellt. Der Sender enthält zwei Datenspeicher 10 und 11 für die Zwischenspeicherung des digitalen Audiosignals im linken (10) bzw. im rechten Audiokanal der Anordnung. Die Speicher haben einen Steuer eingang zum Empfang eines Signals WSA (siehe nachstehende Beschreibung), der direkt an den Speicher 11 und inver tiert an den Speicher 10 gelangt. Die Ausgänge der Daten speicher 10 und 11 sind über einen Bus 12 an einen parallelen Dateneingang eines Schieberegisters 13 ange schlossen. Das Taktimpulssignal (SCK) wird invertiert (über den Inverter 17) an einen Takteingang des Schiebe registers 13 gelegt. Ein Datenausgang des Schieberegisters ist mit der Datenleitung 6 verbunden. Unter der Steuerung der Rückflanken der Taktimpulse werden Datenbits des im Schieberegister 13 gespeicherten Datenworts serienweise auf der Leitung 6 ausgegeben. Der Sender enthält weiter zwei Kippstufen 14 und 15, deren Takteingänge mit der Taktleitung 4 verbunden sind. Ein Signaleingang der Kipp stufe 14 ist mit der Wortauswahlleitung 5 und ein Signal ausgang der Kippstufe 14 mit einem Signaleingang der Kipp stufe 15 sowie über die Leitung 18 mit einem ersten Gatter eingang eines Exklusiv-ODER-Gatters 16 verbunden. Ein zweiter Gattereingang des Exklusive-ODER-Gatters 16 ist über die Leitung 19 an einen Signalausgang der Kippstufe 15 angeschlossen. Ein Gatterausgang des Exklusiv-ODER-Gat ters 16 ist an einen Steuereingang des Schieberegisters 13 angeschlossen. Die Kippstufen 14 und 15 sind von einem Typ, der nur auf der Vorderflanke eines an ihren Taktein gang gelegten Taktimpulses ihren Zustand ändern.In FIG. 4, a preferred Ausführungsbei is playing an audio transmitter shown. The transmitter contains two data memories 10 and 11 for the intermediate storage of the digital audio signal in the left ( 10 ) and in the right audio channel of the arrangement. The memory has a control input for receiving a signal WSA (see description below), which arrives directly at the memory 11 and inverted to the memory 10 . The outputs of the data memories 10 and 11 are connected via a bus 12 to a parallel data input of a shift register 13 . The clock pulse signal (SCK) is inverted (via the inverter 17 ) to a clock input of the shift register 13 . A data output of the shift register is connected to the data line 6 . Under the control of the trailing edges of the clock pulses, data bits of the data word stored in the shift register 13 are output in series on the line 6 . The transmitter also contains two flip-flops 14 and 15 , the clock inputs of which are connected to the clock line 4 . A signal input of the flip-flop 14 is connected to the word selection line 5 and a signal output of the flip-flop 14 with a signal input of the flip-flop 15 and via line 18 to a first gate input of an exclusive OR gate 16 . A second gate input of the exclusive OR gate 16 is connected via line 19 to a signal output of flip-flop 15 . A gate output of the exclusive OR gate 16 is connected to a control input of the shift register 13 . The flip-flops 14 and 15 are of a type that change their state only on the leading edge of a clock pulse applied to their clock input.

Angenommen sei, daß wie in Fig. 2(b) angegeben der Pegel des Wortausgangssignals WS sich von einem hohen (logisch "1") nach einem niedrigen (logisch "0") Pegel ändert und daß wie in Fig. 2 (d) angegeben der Pegel des Signals WSP am Gatterausgang des Exklusiv-ODER-Gatters 16 niedrig ist. Da die Kippstufen 14 und 15 ihren Zustand nur auf der Vorderflanke eines Taktimpulses ändern, hat eine Pegeländerung von WS keine direkte Auswirkung auf das Signal WSP. Die Vorderflanke des Taktimpulses, die der Pegeländerung von WS folgt, sorgt für eine Zustands änderung der Kippstufe 14. Dies bedeutet, daß sich der Pegel des Signals WSA auf der Leitung 18 von logisch "1" nach logisch "0" ändert. Jetzt befindet sich auf dem ersten Gattereingang des Exklusiv-ODER-Gatters 16 ein Signal mit dem logischen Pegel "0" und auf dem zweiten Gattereingang ein Signal mit dem logischen Pegel "1". Assume that, as indicated in Fig. 2 (b), the level of the word output signal WS changes from a high (logic "1") to a low (logic "0") level and that as indicated in Fig. 2 (d) the level of the WSP signal at the gate output of the exclusive OR gate 16 is low. Since the flip-flops 14 and 15 only change their state on the leading edge of a clock pulse, a change in the level of WS has no direct effect on the signal WSP. The leading edge of the clock pulse, which follows the change in level of WS, causes a change in the state of flip-flop 14 . This means that the level of the WSA signal on line 18 changes from logic "1" to logic "0". Now there is a signal with the logic level "0" on the first gate input of the exclusive OR gate 16 and a signal with the logic level "1" on the second gate input.

Das Signal WSP wird also hoch, wie in Fig. 2(d) angegeben. Dieses Signal WSP kehrt nach einem niedrigen Pegel zurück, wenn durch die Vorderflanke des folgenden Taktimpulses die Änderung des Signals WSA an die Kippstufe 15 geführt wird, wodurch eine Zustandsänderung in dieser Kippstufe ausgelost wird. Es ist klar, daß auch eine Änderung von einem niedrigen nach einem hohen Pegel des Wortausgangs signals eine Pegeländerung des Signals WSP herbeiführt. Angenommen sei weiter, daß der Pegel des Wortausgangs signals WS sich von einem hohen nach einem niedrigen Pegel ändert. Die Vorderflanke des nachfolgenden Taktimpulses verursacht, wie bereits erwähnt, eine Pegeländerung der Signale WSP und WSA, d. h. WSA: = 0 und WSP: = 1 (: = steht für "wird gleich"). Unter der Steuerung von = 1 an dem Steuereingang des Datenspeichers 10 und von WSP = 1 an das Schieberegister 13 wird das in dem Datenspeicher 10 vorhandene Datenwort in das Schieberegister 13 einge geben.The signal WSP thus goes high, as indicated in Fig. 2 (d). This signal WSP returns to a low level when the change in the signal WSA is passed to the flip-flop 15 by the leading edge of the following clock pulse, which triggers a change in state in this flip-flop. It is clear that a change from a low to a high level of the word output signal also causes a change in the level of the signal WSP. It is further assumed that the level of the word output signal WS changes from a high to a low level. As already mentioned, the leading edge of the subsequent clock pulse causes a change in the level of the signals WSP and WSA, ie WSA: = 0 and WSP: = 1 (: = stands for "is equal to"). Under the control of = 1 at the control input of the data memory 10 and from WSP = 1 to the shift register 13 , the data word present in the data memory 10 is entered into the shift register 13 .

Unter der Steuerung der Rückflanke des folgenden Taktimpulses wird ein erstes Bit das Datenworts, das einen Augenblick zuvor in das Schieberegister 13 einge geben wurde, ausgegeben und an die Seriendatenleitung 6 gelegt, wie in Fig. 2(c) dargestellt. Weitere Bits des Datenworts werden unter der Steuerung weiterer Rückflanken des Taktsignals ausgegeben.Under the control of the trailing edge of the following clock pulse, a first bit of the data word that was entered a moment earlier into the shift register 13 is output and applied to the serial data line 6 , as shown in Fig. 2 (c). Additional bits of the data word are output under the control of further trailing edges of the clock signal.

Der Seriendateneingang (D) des Schieberegisters wird auf Null gehalten, da das Datenwort im Schiebe register 13 weniger Bits als die Anzahl der Taktimpulse zwischen zwei aufeinanderfolgenden Pegeländerungen des Wortauswahlsignals enthält. In diesem Fall wird das Wort mit Nullen ergänzt.The serial data input (D) of the shift register is kept at zero since the data word in the shift register 13 contains fewer bits than the number of clock pulses between two successive level changes of the word selection signal. In this case, the word is supplemented with zeros.

Wenn sich das Wortauswahlsignal vom niedrigen nach dem hohen Pegel ändert, wird WSA: = 1 und WSP: = 1. Unter der Steuerung von WSA = 1 und WSP = 1 wird das Datenwort in dem Datenspeicher 11 in das Schieberegister 13 eingegeben, um serienweise über die Datenleitung 6 aus gegeben zu werden. Bei der Speicherung der Datenwörter des linken Audiokanals in dem Datenspeicher 10 und der Datenwörter des rechten Audiokanals in dem Datenspeicher 11 und durch die abwechselnde Ausgabe der Daten in den Datenspeichern 10 und 11 werden die unabhängigen Audio kanäle zeitverschachtelt über die gleiche Seriendatenlei tung übertragen.When the word selection signal changes from the low to the high level, WSA: = 1 and WSP: = 1. Under the control of WSA = 1 and WSP = 1, the data word in the data memory 11 is input to the shift register 13 to be serialized the data line 6 to be given. When storing the data words of the left audio channel in the data memory 10 and the data words of the right audio channel in the data memory 11 and by alternately outputting the data in the data memories 10 and 11 , the independent audio channels are transmitted time-interleaved via the same serial data line.

Für diese bevorzugte Ausführungsform werden die Datenwörter immer in das Schieberegister 13 derart einge geben, daß das Bit höchster Wertigkeit (MSB) immer als erste in die Seriendatenleitung 6 nach dem Eingeben des Datenworts in das Schieberegister eintrifft. Das MSB hat dabei eine feste Position in bezug auf eine Pegeländerung des Wortauswahlsignals. In einem Sender nach Fig. 4 wird das MSB eines Datenworts im Schieberegister 13 immer einen Taktimpuls nach dem Auftreten einer Pegeländerung des Wortauswahlsignals in die Seriendatenleitung 6 ein gegeben. Dies ist in Fig. 2(a), (b), (c) veranschaulicht. Es gibt also eine Verzögerung um einen Taktimpuls zwischen einer Pegeländerung des Wortauswahlsignals und der Ein gabe des MSB in die Seriendatenleitung. Diese Verzögerung ist notwendig, weil in dieser Ausführungsform der Sender der Sklave der zentralen Steuereinheit ist, der das Wort auswahlsignal liefert. Der Sender hat nur die Möglichkeit, ein neues Wort in das Schieberegister 13 nach dem Empfang einer Pegeländerung des Wortauswahlsignals einzugeben. Bei der Verzögerung der Übertragung des MSB um einen Takt impuls ist genügend Zeit übrig, das neue Datenwort einzu geben. Diese Verzögerung ist auch wichtig, weil, wie be reits erwähnt, die Länge zwischen zwei aufeinanderfolgen den Pegeländerungen des Wortauswahlsignals nicht fest ist. Das bedeutet, daß der Sender nicht weiß, wann eine nächste Pegeländerung des Wortauswahlsignals auftreten wird. Der Sender muß also warten, bis er die Pegelände rung des Wortauswahlsignals empfängt.For this preferred embodiment, the data words are always entered into the shift register 13 in such a way that the most significant bit (MSB) always arrives first in the serial data line 6 after the data word has been entered into the shift register. The MSB has a fixed position with respect to a level change in the word selection signal. In a transmitter according to FIG. 4, the MSB of a data word in the shift register 13 is always given a clock pulse after the occurrence of a level change in the word selection signal in the serial data line 6 . This is illustrated in Fig. 2 (a), (b), (c). So there is a delay of one clock pulse between a change in the level of the word selection signal and the input of the MSB into the serial data line. This delay is necessary because, in this embodiment, the transmitter is the slave of the central control unit, which supplies the word selection signal. The transmitter only has the option of entering a new word into the shift register 13 after receiving a level change in the word selection signal. If the transmission of the MSB is delayed by one clock pulse, there is enough time to enter the new data word. This delay is also important because, as already mentioned, the length between two successive level changes of the word selection signal is not fixed. This means that the transmitter does not know when a next level change of the word selection signal will occur. The transmitter must therefore wait until it receives the level change of the word selection signal.

Selbstverständlich ist die Verzögerung der Über tragung des MSB um einen Taktimpuls in bezug auf eine Pegeländerung des Wortauswahlsignals nur eine besondere Wahl, auf die sich die Erfindung nicht beschränkt. Auch ist es möglich, die Übertragung des MSB um mehr als einen Taktimpuls zu verzögern, wenn jedoch dafür gesorgt wird, daß jedes zu übertragende Datenwort zumindest soviel Bits wie die Anzahl der Taktimpulse enthält, über die verzögert wird. Es wäre auch möglich, die Übertragung des MSB über weniger als einen Taktimpuls zu verzögern, beispielsweise über eine halbe Taktimpulsperiode. Eine Verzögerung über weniger als eine halbe Taktimpuls periode wäre auch möglich, wurde aber sehr große Ein schränkungen in der Betriebskapazität der Anordnung be deuten.Of course, the delay is the over carry the MSB by one clock pulse in relation to a Level change of the word selection signal is only a special one Choice to which the invention is not limited. Also it is possible to transfer the MSB by more than one Delay clock pulse, however, if care is taken that each data word to be transmitted is at least as much Contains bits like the number of clock pulses over which is delayed. It would also be possible to transfer the Delay MSB by less than one clock pulse for example over half a clock pulse period. A Delay less than half a clock pulse period would also be possible, but became a very large one restrictions on the operating capacity of the arrangement be interpret.

Die Tatsache, daß das Bit höchster Wertigkeit (MSB) eines zu übertragenden Datenworts eine feste Stelle in bezug auf eine Pegeländerung des Wortauswahlsignals hat, ist auch mit dem Meister-Sklavenverhältnis des Senders und der zentralen Steuereinheit verknüpft, sowie mit der nicht festen Länge zwischen zwei aufeinanderfol genden Pegeländerungen des Wortauswahlsignals. Wenn das MSB als erstes Bit eines zu übertragenden neuen Daten worts geliefert wird, wird es bestimmt übertragen, weil der Zeitunterschied zwischen zwei aufeinanderfolgenden Pegeländerungen des Wortauswahlsignals zumindest einen Taktimpuls beträgt. Auch falls der Empfänger weniger Bits als die Anzahl der in diesem Datenwort enthaltenden Bits aufnehmen würde, gingen nur die unbedeutsamsten Bits (LSB) verloren, wenn das MSB als erstes übertragen wird.The fact that the most significant bit (MSB) of a data word to be transmitted with respect to a change in level of the word selection signal has, is also with the master-slave relationship of the Sender and the central control unit linked, as well with the non-fixed length between two successive level changes of the word selection signal. If that MSB as the first bit of a new data to be transmitted words is delivered, it will definitely be transferred because the time difference between two consecutive Level changes of the word selection signal at least one Clock pulse is. Even if the receiver has fewer bits as the number of bits contained in this data word would record, only the most insignificant bits went (LSB) lost when the MSB is first transmitted.

In Fig. 5 ist eine bevorzugte Ausführungsform eines Audioempfängers zur Verwendung in einem erfindungs gemäßen digitalen Audiosystem dargestellt. Der Empfänger enthält die Kippstufen 30 und 31 sowie ein Exklu siv-ODER-Gatter 32 zum Erzeugen der Signale WSA und WSP analog der Erzeugung mit den Kippstufen 14 und 15 und dem Exklu siv-ODER-Gatter 16 nach Fig. 4. Der Empfänger enthält weiter ein Speicherelement 44, das eine Reihe von N Spei cherzellen 41-1, 41-2, . . ., 41-N enthält und mit seinen Datenausgängen an einen Bus 43 angeschlossen ist. Der Bus 43 ist an Dateneingänge eines ersten (35) und eines zwei ten (36) Datenspeichers angeschlossen. Die Datenspeicher haben einen Takteingang zum Empfang des (über den Inver ter 39) invertierten Taktsignals. Die Datenspeicher 35 bzw. 36 sind mit einem Steuereingang an einen Gatteraus gang eines logischen UND-Gatters 37 bzw. 38 angeschlossen. Ein erster Gattereingang des logischen UND-Gatters 37 bzw. 38 ist an einen Ausgang des Exklusiv-ODER-Gatters 32 zum Empfang des Signals WSP angeschlossen. Ein zweiter Gattereingang des logischen UND-Gatters 37 bzw. 38 ist direkt bzw. über den Inverter 40 an einen Ausgang der Kippstufe 30 zum Empfang des Signals WSA bzw. ange schlossen.In Fig. 5, a preferred embodiment is shown of an audio receiver for use in a fiction, modern digital audio system. The receiver contains the flip-flops 30 and 31 and an exclusive OR gate 32 for generating the signals WSA and WSP analogous to the generation with the flip-flops 14 and 15 and the exclusive OR gate 16 according to FIG. 4. The receiver contains a memory element 44 , which comprises a series of N memory cells 41-1 , 41-2,. . ., 41 contains -N and its data outputs are connected to a bus 43 . The bus 43 is connected to data inputs of a first ( 35 ) and a two ( 36 ) data memory. The data memories have a clock input for receiving the inverted clock signal (via the inverter 39 ). The data memories 35 and 36 are connected with a control input to a gate output of a logic AND gate 37 and 38 , respectively. A first gate input of the logical AND gate 37 or 38 is connected to an output of the exclusive OR gate 32 for receiving the WSP signal. A second gate input of the logical AND gate 37 or 38 is connected directly or via the inverter 40 to an output of the flip-flop 30 for receiving the WSA signal or.

Der Empfänger enthält weiter einen Zähler 33 und einen Decoder 34. Der Zähler 33 verfügt über einen Takteingang zum Empfang des (über den Inverter 39) inver tierten Taktsignals. Der Zähler verfügt auch über einen Rückstelleingang (R) in der Verbindung mit einem Ausgang des Exklusiv-ODER-Gatters 32 zum Empfang des Signals WSP. Der Zähler zählt die an seinem Takteingang ankommenden Taktimpulse und wird jedesmal rückgestellt, wenn ein Signal WSP = 1 an seinem Rückstelleingang ankommt. Ein Ausgang des Zählers ist mit einem Eingang des Decoders 34 verbunden. Jedesmal nach dem Zählen von j (1 j N) Taktimpulsen gelangt der Wert j an den Eingang des Deco ders 34. Der Decoder decodiert diesen Wert j und erzeugt daraus einen Impuls E_j an seinem Ausgang E_j. Das Impuls muster der Impulse E₁ und E₂ ist in Fig. 2(e) und (f) ver anschaulicht. Der Decoder 34 nimmt nur Zählwerte auf, die weniger als oder gleich N sind. Nach dem Empfang des Wertes N blockiert der Decoder den Zähler, bis dieser von einem Signal WSP = 1 zurückgestellt wird (d. h. nach einer Pegeländerung des Wortauswahlsignals). Der Zähler wird von einem Sperrsignal an seinem Eingang I gesperrt. Wenn der Zähler weniger als N Taktimpulse zwischen zwei aufeinanderfolgenden Rückstellungen zählt, wird eine entsprechende Anzahl von E_j Impulsen nicht erzeugt. Die Folgen davon werden nachstehend näher erläutert.The receiver further includes a counter 33 and a decoder 34 . The counter 33 has a clock input for receiving the clock signal inverted (via the inverter 39 ). The counter also has a reset input (R) in connection with an output of the exclusive OR gate 32 for receiving the WSP signal. The counter counts the clock pulses arriving at its clock input and is reset every time a signal WSP = 1 arrives at its reset input. An output of the counter is connected to an input of decoder 34 . Each time after counting j (1 j N) clock pulses, the value j arrives at the input of decoder 34 . The decoder decodes this value j and uses it to generate a pulse E _j at its output E _j . The pulse pattern of the pulses E 1 and E 2 is illustrated in Fig. 2 (e) and (f). Decoder 34 only records counts that are less than or equal to N. After receiving the value N, the decoder blocks the counter until it is reset by a signal WSP = 1 (ie after a level change in the word selection signal). The counter is blocked by a blocking signal at its input I. If the counter counts fewer than N clock pulses between two successive resets, a corresponding number of E _j pulses are not generated. The consequences of this are explained in more detail below.

Die Impulse E_j gelangen an erste Gatterein gänge jeweiliger logischer UND-Gatter 42-j, die Teile des Speicherelements 44 sind. Zweite Gattereingänge der logischen UND-Gatter 42 sind mit der Serientaktleitung 4 zum Empfang des Taktsignals verbunden. Jedes jeweilige logische UND-Gatter 42-j hat einen Gatterausgang, der mit einem Steuereingang seiner jeweiligen Speicherzelle 41-j verbunden ist. Die Speicherzellen 41 werden durch Kippstufen gebildet. Ein Dateneingang jeder Speicherzelle ist mit der Seriendatenleitung 6 verbunden.The pulses E _j arrive at first gate inputs of respective logical AND gates 42- j, which are parts of the memory element 44 . Second gate inputs of the logical AND gates 42 are connected to the serial clock line 4 for receiving the clock signal. Each respective logical AND gate 42- j has a gate output which is connected to a control input of its respective memory cell 41- j. The memory cells 41 are formed by flip-flops. A data input of each memory cell is connected to the serial data line 6 .

Angenommen sei, daß durch eine Pegeländerung des Wortauswahlsignals das Signal WSA gleich "0" und das Signals WSP: = "1" wird. Und auch sei angenommen, daß sich ein Datenwort im Speicherelement 44, d. h. am Bus 43 befindet. Da = 1 und WSP = 1 ist, wird ein logischer "1"-Wert am Gatterausgang des logischen UND-Gatters 38 ausgegeben, der den Datenspeicher 36 freigibt. Unter der Steuerung der Rückflanke des vorhandenen Taktimpulses wird das am Bus 43 vorhandene Datenwort in den Daten speicher 36 gegeben. Für eine Kompatibilität mit der ge troffenen Wahl für den Sender (Signal WSA = 1 belegt zum Eingeben der Datenwörter des rechten Audiokanals in das Schieberegister) ist der Datenspeicher 36 zum Ein geben der Datenwörter des rechten Audiokanals belegt, während der Datenspeicher 35 für die Datenwörter des linken Audiokanals belegt ist. Dadurch wird der Datenspei cher 35 freigegeben, wenn WSP = 1 und WSA = 1.Assume that a change in the level of the word selection signal causes the signal WSA to be "0" and the signal WSP: = "1". And also assume that a data word is in the memory element 44 , ie on the bus 43 . Since = 1 and WSP = 1, a logic "1" value is output at the gate output of the logic AND gate 38 , which releases the data memory 36 . Under the control of the trailing edge of the existing clock pulse, the data word present on the bus 43 is given in the data memory 36 . For compatibility with the choice made for the transmitter (signal WSA = 1 occupied for entering the data words of the right audio channel into the shift register), the data memory 36 for entering the data words of the right audio channel is occupied, while the data memory 35 for the data words of the left audio channel is occupied. This releases the data memory 35 when WSP = 1 and WSA = 1.

Fast gleichzeitig mit der Eingabe eines Daten worts in den Datenspeicher 36 wird ein Impuls E₁ vom De coder 34 erzeugt. Die Vorderflanke des folgenden Takt impulses gibt das logische UND-Gatter 42-1 frei und also auch die Kippstufe 41-1. Wie in der Beschreibung des Senders (Fig. 4, Fig. 2(c)) angegeben, ist das Bit höchster Wertigkeit (MSB) eines zu übertragenden Datenworts unter den momentanen Bedingungen auf der Datenleitung 6 vorhan den. Da die Kippstufe 41-1 freigegeben ist, wird also das MSB in die Kippstufe 41-1 eingeschrieben und über den Bus 43 ausgegeben. Das dem MSB folgende Bit wird unter der Steuerung von E₂ und der Vorderflanke des folgenden Taktimpulses in die Kippstufe 41-2 eingeschrieben und über den Bus 43 ausgegeben. Dieses Verfahren der selek tiven Adressierung der Kippstufen wird fortgesetzt, bis entweder E_n erzeugt ist und eine jede der Kippstufen 41-1 bis 41-N ein empfangenes Datenbit enthält oder der Zähler 33 von einem folgenden WSP = 1-Signal rückgestellt ist, bevor E_n erzeugt werden konnte. Unter der Steuerung des folgenden WSP = 1-Signals wird das ganze Verfahren dann für ein folgendes Datenwort durchgeführt.Almost simultaneously with the input of a data word into the data memory 36 , a pulse E 1 is generated by the decoder 34 . The leading edge of the following clock pulse releases the logical AND gate 42-1 and thus also the flip-flop 41-1 . As stated in the description of the transmitter ( FIG. 4, FIG. 2 (c)), the most significant bit (MSB) of a data word to be transmitted is present on the data line 6 under the current conditions. Since the flip-flop 41-1 is released, the MSB is therefore written into the flip-flop 41-1 and output via the bus 43 . The bit following the MSB is written under the control of E₂ and the leading edge of the following clock pulse in the flip-flop 41-2 and output via the bus 43 . This method of selectively addressing the flip-flops continues until either E _{n is} generated and each of the flip-flops 41-1 to 41- N contains a received data bit or the counter 33 is reset by a subsequent WSP = 1 signal before E _{n could be} generated. Under the control of the following WSP = 1 signal, the whole process is then carried out for a subsequent data word.

Die Tatsache, daß WSP = 1 erzeugt werden kann, bevor E_n erzeugt werden konnte, bedeutet, daß es möglich ist, daß einige der Kippstufen 41 kein Datenbit empfangen. Jedoch hat dies keine Folgen für die Anzahl der Datenbits, die in eine der beiden Datenspeicher 35 oder 36 eingegeben werden. Wie in Fig. 5 dargestellt, verfügen die Kipp stufen 41-2 bis 41-N über einen Rückstelleingang (R) in der Verbindung mit dem Gatterausgang des Exklusiv-ODER-Gat ters 32 zum Empfang des Signals WSP. Dies bedeutet, daß die Rückflanke eines WSP = 1-Signals die Kippstufen 41-2 bis 41-N rückstellt und also dafür sorgt, daß in den Kippstufen 41-2 bis 41-N eine logische "0" vorhanden ist. Diese logische "0" kann durch ein Datenbit am Daten eingang der Kippstufe unterdrückt werden. Aber wenn kein Datenbit zur Kippstufe vorhanden ist, weil die Kipp stufe durch ihren jeweiligen E_j nicht freigegeben ist, wird eine logische "0" an dieser jeweiligen Bitstelle in den Datenspeicher eingegeben. Ein einzugebendes Datenwort in eine der Datenspeicher 35 oder 36 wird also, wenn nötig, zu einem N-Bit-Datenwort vervollständigt.The fact that WSP = 1 may be generated before E _n could be generated, means that it is possible that some of the flip-flops 41 receive no data bit. However, this has no consequences for the number of data bits that are input into one of the two data memories 35 or 36 . As shown in Fig. 5, the flip stages 41-2 to 41- N have a reset input (R) in connection with the gate output of the exclusive OR gate 32 for receiving the signal WSP. This means that the trailing edge of a WSP = 1 signal resets flip-flops 41-2 to 41- N and thus ensures that a logic "0" is present in flip-flops 41-2 to 41- N. This logical "0" can be suppressed by a data bit at the data input of the flip-flop. But if there is no data bit for the flip-flop because the flip-flop is not released by its respective E _j , a logical "0" is entered into the data memory at this respective bit position. A data word to be entered into one of the data memories 35 or 36 is thus, if necessary, completed to form an N-bit data word.

Der Empfänger kann also Datenwörter jeder Wort länge aufnehmen. Wenn die Wortlänge des empfangenen Daten worts weniger als N Bits beträgt, wird das Datenwort zu einem N-Bit-Datenwort vervollständigt. Wenn die Wort länge des empfangenen Datenworts größer als N Bits ist, werden die Bits nach dem N. Bit nicht aufgenommen. Da das Bit höchster Wertigkeit immer als erstes empfangen wird (als erstes übertragen), bedeutet das Nichtaufnehmen des LSB (am Ende des Datenworts) kein Problem.The recipient can therefore use data words every word record length. If the word length of the received data words is less than N bits, the data word becomes completed an N-bit data word. If the word length of the received data word is greater than N bits, the bits after the Nth bit are not recorded. There always receive the most significant bit first is transmitted (first) means not recording the LSB (at the end of the data word) no problem.

Das Signal WSP gelangt nicht zur Kippstufe 41-1 in dieser Ausführungsform. Der Grund dazu ist, daß in dieser Ausführungsform die Rückflanke von WSP = 1 nahezu gleichzeitig mit der Freigabe der Kippstufe 41-1 auftritt. Wenn dann das Signal WSP an der Kippstufe 41-1 vorhanden werden wurde, würde es eine Störung zwischen WSP und dem einzugebenden MSB geben. Die Kippstufen 41-2 bis 41-N werden unter der Steuerung der Rückflanke von WSP = 1 zur Vermeidung einer Störung zwischen der Rück stellung der Kippstufen und der Eingabe der Datenspeicher zurückgestellt.The WSP signal does not go to flip-flop 41-1 in this embodiment. The reason for this is that in this embodiment the trailing edge of WSP = 1 occurs almost simultaneously with the release of flip-flop 41-1 . If the WSP signal were to be present at the flip-flop 41-1 , there would be a fault between the WSP and the MSB to be entered. The flip-flops 41-2 to 41- N are reset under the control of the trailing edge of WSP = 1 to avoid a fault between the resetting of the flip-flops and the input of the data memory.

Der Vorteil der Verwendung eines Speicherele ments 44, das eine Reihe von Kippstufen 41-1 bis 41-N enthält, besteht darin, daß der Empfänger dabei immer die Stelle des MSB kennt, nämlich in der Kippstufe 41-1: Dies ist insbesondere vorteilhaft, wenn der Empfänger als Sklave arbeitet und nicht weiß, wann eine nächste Pegel änderung des Wortauswahlsignals auftreten wird, und es also dadurch nicht bekannt ist, wieviel Bits ein ankommen des Wort enthalten wird.The advantage of using a storage element 44 which contains a series of flip-flops 41-1 to 41- N is that the receiver always knows the location of the MSB, namely in flip-flop 41-1 : This is particularly advantageous, if the receiver works as a slave and does not know when a next level change of the word selection signal will occur, and it is therefore not known how many bits an incoming word will contain.

Selbstverständlich beschränkt sich die vorliegen de Erfindung nicht auf diese besondere Verwirklichung des Speicherelements 44, das mit einem Zähler 33 und einem Decoder 34 zusammenarbeitet. Eine alternative Verwirklichung könnte beispielsweise ein Register enthalten, das durch ein Zeigerbit in einem Schieberegister selektiv adressiert wird.Of course, the present invention is not limited to this particular realization of the memory element 44 , which works together with a counter 33 and a decoder 34 . An alternative implementation could include, for example, a register that is selectively addressed by a pointer bit in a shift register.

Durch die Verwendung eines digitalen Audio systems nach der Erfindung können Audiodatenwörter mit ver schiedener Wortlänge ununterbrochen und aufeinanderfolgend ohne Zeitverlust zwischen aufeinanderfolgenden Datenwörter durch die variable Zeitlänge des Wortauswahlsignals über tragen werden. In einem digitalen Audiosystem nach der Erfindung ist die zeitliche Länge zwischen zwei aufein anderfolgenden Pegeländerungen des Wortauswahlsignals variabel. Das vom Sender und vom Empfänger auf der Basis einer Pegeländerung des Wortauswahlsignals erzeugte Signal WSP gibt die interne Datenverarbeitung des Senders und des Empfängers frei. Wenn WSP gleich der logischen "1" wird (Fig. 2(d)), ist das LSB eines Datenworts auf der Seriendatenleitung 6 (Fig. 2(c)) bereits übertragen. Das Schieberegister des Senders ist also für die Speicherung eines folgenden Datenworts bereit, das unter der Steuerung von WSP = 1 eingegeben ist. An der Empfängerseite wird das LSB gleichzeitig mit dem WSP: = 1 eingegeben. Also ist das ganze Datenwort im Speicherelement vorhanden und kann also unter der Steuerung von WSP = 1 auf einen der Datenspeicher 35 oder 36 übertragen werden. Wenn WSP: = 0 wird das Speicherelement für die Eingabe des MSB des fol genden Datenworts freigegeben.By using a digital audio system according to the invention, audio data words with different word lengths can be transmitted continuously and consecutively without loss of time between successive data words due to the variable time length of the word selection signal. In a digital audio system according to the invention, the time length between two successive level changes of the word selection signal is variable. The signal WSP generated by the transmitter and the receiver on the basis of a level change in the word selection signal enables the internal data processing of the transmitter and the receiver. When WSP becomes logical "1" ( Fig. 2 (d)), the LSB of a data word on the serial data line 6 ( Fig. 2 (c)) is already transmitted. The shift register of the transmitter is therefore ready for storing a following data word, which is entered under the control of WSP = 1. On the receiver side, the LSB is entered simultaneously with the WSP: = 1. The entire data word is therefore present in the memory element and can therefore be transferred to one of the data memories 35 or 36 under the control of WSP = 1. If WSP: = 0, the memory element for the input of the MSB of the following data word is released.

Claims

1. Data transmission arrangement with a transmitter and a receiver, which are connected to one another via a data line for the bit-serial transmission of a sequence of data words, and with a control unit which contains a clock generator for generating a periodic clock signal and a word selection signal generator, which by means of the Clock signal generates a word selection signal, the transmitter having an output memory coupled to the data line, which temporarily stores a data word to be transmitted and outputs it bit by bit synchronously, characterized in that the word selection signal transmitter ( 24 ) has a word selection signal (WS) with a word length signal controlled by a word length signal Generated period of time between two level transitions, which is an integer multiple of the period of the clock signal, and thus under a different word length of the data words to be transmitted indicates that the output memory ( 13 ) the bitwise delivery of a data word on the date Line ( 6 ) ends with each level transition and the delivery of the next data word begins immediately following the sequence, and that the receiver ( 3 ) has an input memory ( 44 ) connected to the data line ( 6 ), which temporarily stores a bit-wise received data word and ends the reception of a data word with each level transition and the reception of the next data word of the sequence begins immediately thereafter.

2. Data transmission arrangement according to claim 1, characterized in that the output memory ( 13 ) emits the first bit of each data word at least half a clock period after the level transition to the data line ( 6 ).

3. Data transmission arrangement according to claim 2, characterized in that the first bit is the highest bit Value of the data word is.

4. Data transmission arrangement according to one of claims 1 to 3, characterized in that the input memory (44) comprises a plurality of memory cells (41-1,..., 41 N), which are clocked sequentially addressed.

5. Data transmission arrangement according to claim 4, characterized in that the addressing of the memory cells ( 41-1 , ... , 41 -N) is carried out by successive states of a counter ( 33 , 34 ) incremented by the clock signal, which by each level transition an initial position is reset.

6. Data transmission arrangement according to one of the preceding claims, characterized in that the transmitter ( 2 ) is a digital audio transmitter, the receiver ( 3 ) is a digital audio receiver and the data words are digital audio data words.