DE3447530A1 - Vektorprozessor - Google Patents
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Description
344753Q
HITACHI, LTD., Tokyo, Japan
Vektorprozessor
Die Erfindung bezieht sich auf einen Vektorprozessor.
Zum Rechnen einer großen Bereichsmatrix, die in wissenschaftlichen
Berechnungen häufig vorkommt, ist ein Vektorprozessor mit einer Mehrzahl Vektorregistern und mehreren Rechen- und
Steuerwerken z. B. in einer Veröffentlichung von Richard M. Rüssel, "The Cray-1 Computer System" in Communications of the
ACM, Jan. 1978, Bd. 21, Nr. 1, S. 63-72, angegeben. Bei einem solchen Vektorprozessor können die in einem Vektorregister
gespeicherten Daten mit einem Vektorbefehl ausgelesen werden, während Daten mit einem weiteren Vektorbefehl in das Vektorregister
eingeschrieben werden, und diese beiden Vektorbefehle sind miteinander verkettet.
Bei einem solchen Vektorprozessor ist einer der Faktoren, die die Vektorverarbeitungszeit bestimmen, die Anzahl der erhaltenen Ketten. Die Anzahl Ketten hängt von der zwischen Vektorregistern,
Rechen- und Steuerwerken und Speicheranforderungseinheiten auftretenden Konfliktsituation ab. Ein Beispiel eines
solchen Vektorprozessors wird nachstehend erläutert. Dabei weist das Rechen- und Steuerwerk einen Addierer, einen Multi-
plizierer und drei Speicheranforderungseinheiten auf. Dabei werden nachstehend das Vektorregister als VR und das Rechen-
und Steuerwerk sowie die Speicheranforderungseinheit als Betriebsmittel bezeichnet.
V(D -e A(D + b(I) + C(I) U=I, 2,
Fig. 1 zeigt das Ablaufdiagramm dieses Beispiels. Da nur ein
Addierer für zwei Vektorbefehle vorhanden ist, muß der eine Vektoraddierbefehl warten, bis der andere Vektoraddierbefehl
ausgeführt ist. Infolgedessen wird die Vektoraddition in zwei Kettengruppen durchgeführt. Unter der Annahme, daß jeder Vektor
L elemente hat, ergibt sich die Abarbeitungszeit als die Summe von (2xL) Zyklen und der Organisationszeit.
= A(I) 'Η- (B(I) x B(I)) (I=I, 2, ··· L)
Das Ablaufdiagramm ist in Fig. 2 dargestellt. Der Rechenvorgang wird in einer Kettengruppe ausgeführt, und die Ausführungszeit
beträgt ungefähr L Zyklen.
(I) +B(I)) XB(I). (I=I, 2, .·. L)
Dieses Ablaufdiagramm ist in Fig. 3 dargestellt. Da der Rechenvorgang
in zwei Kettengruppen ausgeführt wird, sind ungefähr (2xL) Zyklen erforderlich. Das Beispiel 3 weist zwar ebenso wie
Beispiel 2 zwei Vektorladebefehle, einen Vektoraddierbefehl, einen Vektormultiplikationsbefehl und einen Speicherbefehl auf,
es benötigt jedoch die doppelte Zeit wie Beispiel 2. Der Vektoradditionsbefehl und der Vektormultiplikationsbefehl
treten miteinander in Konkurrenz beim Auslesen von Daten aus dem VR1, in das der Vektor B geladen wurde. Infolgedessen muß
die Multiplikation warten, bis die Addition ausgeführt ist. So wird der Rechenvorgang in zwei Kettengruppen durchgeführt, was
in einer verlängerten Rechenzeit resultiert.
y(D = (A(D + B(I)) X B(I) + B(I) (I=I, 2, ... L)
Fig. 4 zeigt dieses Ablaufdiagramm. Da hier drei Ketten betroffen sind, dauert die Ausführung des Rechenvorgangs ungefähr
(3xL) Zyklen. In dem Beispiel 4 wird zu dem Beispiel 3 die Addition des Vektors B hinzugefügt. Der Vektormultiplikationsbefehl
und der anschließende Vektoraddierbefehl treten miteinander
in Konkurrenz beim Auslesen aus dem VR1. Ungeachtet der Tatsache, daß der Addierer während der Dauer der zweiten Kettengruppe
frei ist, kann er während dieser Periode nicht gestartet werden.
Wie sich aus den vorstehenden Beispielen ergibt, ist es bei dem bekannten Vektorprozessor unmöglich, die in einem VR gespeicherte
Information parallel auszulesen oder sie gleichzeitig mehreren Betriebsmitteln zuzuführen. Bei der Ausführung eines
Programms, bei dem viele Vektorbefehle auf die Inhalte eines VR zurückgreifen, wie in den Beispielen 3 und 4 angegeben ist,
treten zwei oder mehr Vektorbefehle beim Auslesen der Inhalte
aus dem VR in Konkurrenz. Da somit der Start des Vektorbefehls warten muß, wird die Kette in mehrere Bruchteile aufgeteilt,
und infolgedessen wird die Verarbeitungszeit verlängert.
Aufgabe der Erfindung ist die Beseitigung der vorgenannten Nachteile des Standes der Technik unter Bereitstellung eines
Vektorprozessors, bei dem das einer Ausleseoperation unterzogene VR parallel dazu der zweiten Ausleseoperation unterzogen
wird und bei dem in der ersten Ausleseoperation und in der zweiten Ausleseoperation erhaltene Information jeweils gesonderten
Betriebsmitteln zugeführt werden, die jeweils verschiedene Vektorbefehle ausführen, wobei die zweite Ausleseoperation
mehrere Operationsserien umfassen kann und die dabei ausgelesene Information entsprechenden Betriebsmitteln zugeführt
wird, die Vektorbefehle ausführen.
Der Vektorprozessor nach der Erfindung mit einer Mehrzahl Vektorregister ist gekennzeichnet durch eine Erfassungseinheit,
die feststellt, daß jedes Vektorregister sich in einem ersten Auslesezustand befindet, Vektorregister-Ausleseeinheiten, die
aufgrund des Ausgangs der Erfassungseinheit wenigstens eine zweite Ausleseoperations-Serie parallel mit der ersten Ausleseoperation
für ein den ersten Auslesezustand anzeigendes Vektorregister ausführen, und Datenübermittlungseinheiten, die die in
der ersten Ausleseoperation und die in der wenigstens einen zweiten Ausleseoperations-Serie ausgelesene Information entsprechenden
Betriebsmitteln zuführen, die gesonderte Vektorbefehle ausführen.
Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigen:
Fig. 1 bis
Fig. 4 Operationsbeispiele gemäß dem Stand der Technik;
Fig. 5 den schematischen Aufbau eines Befehlsausführungs-Bestimmungsabschnitts
eines Vektorprozessors gemäß der Erfindung;
Fig. 6 den schematischen Aufbau eines Vektorregister-Abschnitts des Vektorprozessors gemäß einer Ausführungsform
der Erfindung;
Fig. 7 den detaillierten Aufbau einer in Fig. 6 vorhandenen Vektorregister-Startschaltung;
Fig. 8 den detaillierten Aufbau einer in Fig. 6 vorhandenen Vektorregister-Steuerschaltung;
Fig. 9 den detaillierten Aufbau einer in Fig. 6 vorhandenen Vektorregister-Dateneinheit;
Fig. 10 ein Impulsdiagramm zur Erläuterung der Operation
der Dateneinheit; und
Fig. 11 die mit der Erfindung gegenüber dem Beispiel nach
Fig. 4 erzielte Verbesserung.
Nachstehend wird ein Ausführungsbeispiel der Erfindung erläutert.
Fig. 5 zeigt den schematischen Aufbau eines Befehlsausführungs-Bestimmungsabschnitts
eines Vektorprozessors. Vektorbefehle, die aus einem Arbeitsspeicher (nicht gezeigt) ausgelesen
werden, werden aufeinanderfolgend in ein Befehlsregister 8 gesetzt. Ein Sektor OP speichert einen Befehlscode. Sektoren R2
und R- speichern VR-Nummern, aus denen zwei Arten von Operanden
auszulesen sind. Ein Sektor R. speichert die Nummer des VR, in das die aus dem Arbeitsspeicher von einer Speicheranforderungseinheit
eingegebene Information oder das von dem Rechen- und Steuerwerk zugeführte Rechenergebnis einzuschreiben ist. Für
jedes VR ist eine VR-Administrationsschaltung 36 vorgesehen. Diese hat die Funktion anzuzeigen, ob das entsprechende VR den
Schreib-, den ersten Lese- oder den zweiten Lesezustand hat. Jede VR-Administrationsschaltung 36 umfaßt drei Flipflops
(nachstehend mit FF bezeichnet) FF1, FF2 und FF3. Diese
entsprechen dem Schreibzustand, dem ersten Lesezustand bzw. dem zweiten Lesezustand. An Eingänge WS, RS bzw. RS' geführte
Signale setzen die Flipflops FF1, FF_ bzw. FF , und an Eingänge
WE, RE bzw. RE" geführte Signale bewirken die Rücksetzung der Flipflops FF , FF„ bzw. FF.. Für jedes Betriebsmittel ist eine
Betriebsmittel-Administrationsschaltung 9 vorgesehen. Diese hat die Funktion anzuzeigen, ob das jeweilige Betriebsmittel
benützt wird oder nicht. Jede Betriebsmittel-Administrationsschaltung
9 weist ein FF auf, das anzeigt, ob das Betriebsmittel benützt wird. Ferner ist eine Befehlsausführungs-Bestimmungsschaltung
10 vorgesehen. Auf der Grundlage von Signalen der VR-Administrationsschaltung 36 und der Betriebsmittel-Administrationsschaltung
9 entscheidet die Schaltung 10, ob das
für die Ausführung des im Befehlsregister 8 gespeicherten Vektorbefehls erforderliche VR und das entsprechende Betriebsmittel
benützt werden kann. Wenn der Vektorbefehl ausgeführt werden kann, addiert die Befehlsausführungs-Entscheidungsschaltung
10 eine Nummer RSN eines zu aktivierenden Betriebsmittels (einer Recheneinheit oder einer Speicheranforderungseinheit) zu
dem Vektorbefehl, der vom Befehlsregister 8 zugeführt wird. Das resultierende Signals wird auf einer Signalleitung 11 übermittelt.
Fig. 6 zeigt schematisch den Aufbau eines VR-Teils des Vektorprozessors.
Vektorbefehle, die von dem Befehlsausführungs-Entscheidungsteil von Fig. 5 als ausführbar bezeichnet wurden,
werden einer VR-Steuereinheit 1 nacheinander auf der Signalleitung 11 zugeführt.
In der VR-Steuereinheit 1 führt eine VR-Startschaltung 2 die
zum Start einer VR-Steuerschaltung 3 erforderliche Decodieroperation
über Signalleitungen 21 und 22 aus. Bei einer Schreiboperation schreibt eine VR-Dateneinheit 4 Information,
die auf Signalleitungen 5 zugeführt wird, die jeweils gesondert für entsprechende Betriebsmittel vorgesehen sind, in ein VR 6
nach Maßgabe eines von der VR-Steuerschaltung 3 zugeführten Schreibanweisungssignals ein. Bei der ersten Leseoperation
liest die VR-Dateneinheit 4 die Inhalte des VR 6 aus und gibt sie als Operandeninformation 7 nach Maßgabe eines ersten Leseanweisungssignals
32, das von der VR-Steuerschaltung 3 zugeführt wird, aus. Bei der zweiten Leseoperation liest die VR-Dateneinheit
4 die Inhalte des VR 6 aus und übermittelt sie als Operandeninformation 7 nach Maßgabe eines zweiten Leseanweisungssignals
33, das von der VR-Steuerschaltung 3 zugeführt wird.
Unter Bezugnahme auf die Fig. 7-9 werden nachstehend die VR-Startschaltung
2, die VR-Steuerschaltung 3 und die VR-Dateneinheit 4 im einzelnen erläutert.
Der Aufbau der VR-Startschaltung 2 ist in Fig. 7 gezeigt. Ein
Befehlsregister 23 empfängt einen Vektorbefehl von dem Befehlsausführungs-Entscheidungsteil
nach Fig. 5 auf der Signalleitung 11. Das Erster-Lesezustand-Signal, das anzeigt, daß jedes VR in
den ersten Lesezustand gebracht ist, wird auf Signalleitungen 34 übertragen, über Selektionsschaltungen 240 und 241 wird
festgestellt, ob sich das VR, das zwei Arten von Operanden lesen soll, im ersten Lesezustand befindet. Wenn das durch den
Sektor R„ bezeichnete VR sich z. B. nicht im ersten Lesezustand
befindet, wird über ein Nichtglied 290 ein Decodierglied 250 aktiviert. Von den Erstes-Lesen-Startsignalleitungen 210 des VR
nimmt eine dem Sektor R_ entsprechende Signalleitung den Pegel "1" an. Für den Sektor R_ sind in der gleichen Weise wie für
den Sektor R_ ein Decodierglied 251 und ein Nichtglied 291 vorgesehen. Wenn das durch den Sektor R_ bezeichnete VR sich im
ersten Lesezustand befindet, wird ein Decodierglied 260 aktiviert. Von den Zweites-Lesen-Startsignalleitungen 211 nimmt
eine dem Decodierergebnis von R_ entsprechende Signalleitung den Pegel "1" an. In gleicher Weise ist für den Sektor R_ ein
Decodierglied 261 vorgesehen.
Ein Operandeninformations-Synchronisiersignal, das der VR-Dateneinheit
4 auf Signalleitungen 220 zugeführt wird, leitet die Datensynchronisierung, wenn sich der eine von zwei Arten
von Operanden im ersten Lesezustand befindet und der zweite den zweiten Lesezustand annimmt. Wenn z. B. das VR des Sektors R„
sich im ersten Lesezustand befindet und das VR des Sektors R_ sich nicht im ersten Lesezustand befindet, wird das Decodierglied
271 aktiviert und liefert eine "1" auf eine Leitung, die zu den Operandeninformations-Synchronisiersignalleitungen 220
gehört und dem VR von R_ entspricht. Wenn sich das VR von R
nicht im ersten Lesezustand befindet und das VR von R- den ersten Lesezustand hat, sendet ein Decodierglied 270 das Signal
"1" auf einer zu den Operandeninformations-Synchronisiersignalleitungen 220 gehörenden Signalleitung entsprechend dem VR von
R_ aus. Wenn sowohl das VR von R« als auch das VR von R_ den
ersten Lesezustand haben, wird das Operandeninformation-Synchronisiersignal nicht ausgesandt.
Ein Decodierglied 263 decodiert R zum Start eines VR, in das
die aus dem Arbeitsspeicher eingegebene Information oder das aus dem Rechenwerk zugeführte Rechenergebnis einzuschreiben
ist. Der Ausgang des Decodierglieds 26 3 wird als "1" auf einer R entsprechenden VR-Schreibstartsignalleitung 212 ausgesandt.
Ein Decodierglied 264 decodiert die Betriebsmittelnummer bzw. RSN zum Start eines Betriebsmittels, das den Befehl ausführt.
Der Ausgang des Decodierglieds wird als "1" auf einer der Betriebsmittel-Startsignalleitungen 213, die der RSN
entspricht, ausgesandt.
Gemäß Fig. 7 sind die VR-Schreibstartsignalleitungen 212, die
Betriebsmittelstartsignalleitungen 213 und die Decodierglieder
263 und 264 in konventioneller Weise vorgesehen. Es ist zu beachten, daß die Decodierglieder 250, 251, 260, 261, 270, 271
und die Selektionsglieder 240 und 241, die R2 und R3 zugeordnet
sind, die vorliegende Erfindung verwirklichen.
Fig. 8 zeigt den Aufbau der VR-Steuerschaltung 3. Wenn das
Signal "1" auf einer der Erstes-Lesen-Startsignalleitungen 210 ausgesandt wird, wird es einem Eingang RS der entsprechenden
VR-Administrationsschaltung 36 zugeführt, und das den ersten
Lesezustand bezeichnende FF2 der Schaltung 36 wird gesetzt.
Wenn das Signal "1" auf einer der Zweites-Lesen-Startsignalleitungen
211 ausgesandt wird, gelangt es zu einem Eingang RS1 der entsprechenden VR-Administrationsschaltung 36, und das den
zweiten Lesezustand bezeichnende FF^ der Schaltung 36 wird
gesetzt. Wenn das Signal "1" auf einer der Schreibstartsignalleitungen
212 ausgesandt wird, gelangt es zu einem Eingang WS1 der entsprechenden VR-Administrationsschaltung 36, und das den
Schreibzustand bezeichnende FF1 der Schaltung 36 wird gesetzt.
Der Ausgang des den zweiten Lesezustand bezeichnenden FF3 jeder
VR-Administrationsschaltung 36 gelangt von deren Ausgang RD auf der Signalleitung 34 zur VR-Startschaltung 2.
Mit 350 ist eine Betriebsmittel-Register-Umsetzschaltung (kurz: S-G-ümsetzschaltung) bezeichnet. Die Schaltung 350 liefert
einen Signalsatz, bestehend aus einem einem Eingang V der Schaltung zugeführten Schreibanweisungssignal und einem einem
Eingang E zugeführten Schreibbeendigungssignal, an Eingänge V
und WE der VR-Administrationsschaltung entsprechend demjenigen VR, zu dem die Betriebsmittelinformation zu liefern ist. Die
S-G-ümsetzschaltung 350 steuert den vorstehend erläuterten Vorgang auf der Grundlage der vom Befehlsregister 23 auf der
Signalleitung 21 empfangenen Befehlsinformation.
Das Schreibanweisungssignal wird synchron mit der einzeln
nacheinander erfolgenden Informationsausgabe (Vektorelement) von der Betriebsmitteleinheit übermittelt. Jedesmal, wenn die
VR-Administrationsschaltung 36 das Schreibanweisungssignal erhält, aktualisiert sie einen Zeiger desselben. Das Schreibbeendigungssignal
wird ausgegeben, wenn das Betriebsmittel sämtliche Elemente (Vektorelemente), die durch einen Vektorbefehl
zu verarbeiten sind, verarbeitet hat. Bei Empfang des Schreibbeendigungssignals wird das Schreibzustands-FF.. der
VR-Administrationsschaltung 36 von dieser rückgesetzt, und die VR-Administrationsschaltung 36 gibt am Ausgang V» so oft, wie
durch den Zeiger angegeben ist, Leseerlaubnissignale aus, und ferner stellt die Schaltung 36 den Zeiger um die Anzahl der
ausgegebenen Leseerlaubnissignale zurück.
Jede Operandensteuerung 38 ist entsprechend jedem Betriebsmittel vorgesehen. Wenn das jeweilige Betriebsmittel Daten
empfängt, empfängt die Operandensteuerung 38 das Leseerlaubnissignal von einer VR-Administrationsschaltung 36 entsprechend
dem die Information liefernden VR. Daher empfängt die Operandensteuerung 38 entsprechend der Recheneinheit die von gesonderten
VR-Administrationsschaltungen 36 zugeführten Leseerlaubnissignale an den Eingängen V12 und V13. Allerdings empfängt
die Operandensteuerung entsprechend der Speicheranforderungseinheit zur Speicherung der VR-Information im Arbeitsspeicher
nur das Leseerlaubnissignal von einer VR-Administrationsschaltung
36 am Eingang V12.
Mit 371 ist eine Register-Betriebsmittel-Umsetzschaltung (kurz: G-S-Umsetzschaltung) bezeichnet. Wenn das der VR-Administrationsschaltung
36 entsprechende VR das Leseerlaubnissignal aussendet, das von dieser VR-Administrationsschaltung als dem
von R9 des Befehls bezeichneten VR zugeführt wird, leitet die
G-S-Umsetzschaltung 371 das Signal zum Eingang V12 der Operandensteuerung,
die dem Bestimmungsbetriebsmittel entspricht. Ferner ist eine G-S-Umsetzschaltung 37 2 vorgesehen. Wenn das
der VR-Administrationsschaltung 36 zugeordnete VR das Leseerlaubnissignal aussendet, das von dieser VR-Administrationsschaltung
als dem von R_ des Befehls bezeichneten VR zugeführt wird, leitet die G-S-Umsetzschaltung 372 das Signal zum Eingang
V13 der dem Bestimmungsbetriebsmittel entsprechenden Operandensteuerung.
Beide G-S-Umsetzschaltungen 371 und 37 2 steuern die oben beschriebene Operation auf der Grundlage der Befehlsinformation, die vom Befehlsregister 23 auf Signalleitung 21
zugeführt wird.
Die Operandensteuerung 38 vergleicht das an ihrem Eingang V12
anstehende Leseerlaubnissignal mit dem am Eingang V13 anliegenden Signal und legt einen beiden Leseerlaubnissignalen
gemeinsamen Signalzählstand fest und sendet die Leseanweisungssignale von ihrem Ausgang V2 jeweils für jeden Zyklus mit einer
Häufigkeit gleich dem so bestimmten Zählstand aus. Auf der Grundlage der dem Eingang V12 zugeführten Leseerlaubnissignale
sendet die Operandensteuerung 38 die Leseanweisungssignale am Ausgang V2 für die jeweiligen Zyklen mit einer Häufigkeit
entsprechend den zugeführten Leseerlaubnissignalen aus, also
mit einer Häufigkeit gleich der Anzahl der eingegebenen Leseerlaubnissignale.
Mit 355 ist eine S-G-Umsetzschaltung bezeichnet; diese sendet
das Leseanweisungssignal von der Operandensteuerung 3 8 zu einem VR. Das auf die Operandensteuerung 3 8 ansprechende Betriebsmittel
empfängt Daten im ersten Lesezustand von dem soeben beschriebenen VR, das durch R? des Befehls bezeichnet ist.
Weiter ist eine S-G-Umsetzschaltung 356 vorgesehen. In der vorstehenden Beschreibung muß R_ durch R_ für die
S-G-Umsetzschaltung 356 ersetzt werden. Eine weitere S-G-Umsetzschaltung ist mit 357 bezeichnet. Diese sendet das Leseanweisungssignal
von der Operandensteuerung 38 zu einem VR. Das der Operandensteuerung 38 entsprechende Betriebsmittel empfängt
Daten im zweiten Lesezustand von dem soeben beschriebenen VR, das durch R_ des Befehls bezeichnet ist. Es ist eine weitere
S-G-Umsetzschaltung 358 vorgesehen. Dabei muß in der vorstehenden Beschreibung R_ durch R_ für die S-G-Umsetzschaltung 358
ersetzt werden.
Die Leseanweisungssignalleitungen von den S-G-Umsetzschaltungen
355 und 356 mit demselben Bestimmungs-VR sind jeweils mit
ODER-Gliedern 394 gekoppelt zur Erzeugung des Erstes-Lesen-Anweisungssignals 32. Die Leseanweisungssignalleitungen von den
S-G-Umsetzschaltungen 357 und 358 mit demselben Bestimmungs-VR sind jeweils mit ODER-Gliedern 392 gekoppelt. Der Ausgang des
ODER-Glieds 392 wird in einem FF 393 zwecks zeitlicher Ausrichtung
um einen Zyklus verzögert, und als Ergebnis wird das Zweites-Lesen-Anweisungssignal 33 erzeugt.
Das Leseanweisungssignal von jeder Operandensteuerung 3 8 wird dem entsprechenden Betriebsmittel auf einer der Signalleitungen
360 zugeführt. Auf der Grundlage des Leseanweisungssignals
stellt jedes Betriebsmittel fest, daß die Daten aus dem VR nach Ablauf einer vorbestimmten Zeit ausgelesen werden, und wartet
auf die Information von diesem VR.
Jede Operandensteuerung 38 behält die Anzahl Elemente (Vektorelemente)
, die von einem Vektorbefehl abzuarbeiten sind. Nachdem eine Anzahl Leseerlaubnissignale entsprechend der Anzahl
Elemente ausgesandt ist, gibt die Operandensteuerung 38 am Ausgang RE das Lesebeendigungssignal aus.
Eine S-G-Umsetzschaltung 351 leitet das Lesebeendigungssignal
von der Operandensteuerung 38 zu einer einem VR entsprechenden VR-Administrationsschaltung 36. Das der Operandensteuerung 38
entsprechende Betriebsmittel empfängt Daten im ersten Lesezustand von dem soeben beschriebenen VR, das durch R-des Befehls
bezeichnet ist. Mit 352 ist eine weitere S-G-Umsetzschaltung bezeichnet; hierbei muß in der vorhergehenden Beschreibung R_
durch R_ ersetzt werden. 353 ist eine weitere S-G-Umsetzschaltung;
diese sendet das Lesebeendigungssignal von der Operandensteuerung 38 zu einer einem VR entsprechenden VR-Administrationsschaltung
36. Das der Operandensteuerung 38 entsprechende Betriebsmittel empfängt Daten im zweiten Lesezustand von dem
soeben erläuterten VR, das durch R_ des Befehls bezeichnet ist.
Ferner ist eine S-G-Umsetzschaltung 354 vorgesehen; hierbei muß in der vorhergehenden Beschreibung R_ durch R3 ersetzt werden.
Die von den S-G-Umsetzschaltungen 351 und 352, die demselben VR
entsprechen, kommenden Lesebeendigungssignalleitungen sind jeweils mit ODER-Gliedern 361 gekoppelt. Der Ausgang des ODER-Glieds
361 wird dem Eingang RE der entsprechenden VR-Admini-
strationsschaltung 36 zugeführt. Die von den S-G-Umsetzschaltungen
353 und 354, die demselben VR entsprechen, kommenden Lesebeendigungssignalleitungen sind jeweils mit ODER-Gliedern
362 gekoppelt. Der Ausgang des ODER-Glieds 36 2 wird dem Eingang RE1 der entsprechenden VR-Administrationsschaltung 36 zugeführt.
Jede VR-Administrationsschaltung setzt das Erster-Lesezustand-FF„zurück,
wenn sie das Lesebeendigungssignal am Eingang RE erhalten hat, und jede VR-Administrationsschaltung
36 setzt das Zweiter-Lesezustand-FF_ zurück, wenn sie das Lesebeendigungssignal am Eingang RE1 empfangen hat.
Zur Realisierung der Erfindung in der VR-Steuerung 3 ist in der VR-Administrationsschaltung 36 das Zweiter-Lesezustand-FF3
angeordnet, und es sind die S-G-ümsetzschaltungen 353, 354, und 358 vorgesehen.
Fig. 9 zeigt die Auslegung der VR-Dateneinheit. In einem VR 6
hält ein Leseadreßregister (RAC) 410 die Leseadresse im ersten Lesezustand. Die Adresse wird von dem Erstes-Lesen-Anweisungssignal
32, das von der VR-Steuerung 3 zugeführt wird, aktualisiert. Ein Inkrementalglied 412 erhöht die Adresse um 1. Ein
Schreibadreßregister (WAC) 411 hält die Schreibadresse bei der
Schreiboperation, und die Schreibadresse wird von dem Schreibanweisungssignal 31 aktualisiert, oder das Schreibadreßregister
hält die Leseadresse im zweiten Lesezustand. Zu diesem Zeitpunkt wird die Leseadresse von dem Zweites-Lesen-Anweisungssignal
33 aktualisiert. Ein Inkrementalglied 413 aktualisiert die Adresse um Eins. Das Schreibanweisungssignal 31 von der
VR-Steuerung 3 und das Zweites-Lesen-Anweisungssignal 33 werden von einem ODER-Glied 414 ODER-verknüpft. Der Wert von RAC 410
und von WAC 411 wird abwechselnd aufeinanderfolgend von Adreßwählern 420 und 421 für jeden Zyklus ausgewählt. Die so ausgewählten
Werte werden zwei Speicherbänken 60 und 61 zugeführt, die aus Direktzugriffsspeichern bzw. RAM's bestehen. Die aus
diesen Speicherbänken 60 und 61 ausgelesenen Daten werden abwechselnd nacheinander von Datenwählern 450 und 451 umgeschaltet
und Lesedatenregistern 460 und 461 zugeführt. Die in
der ersten Leseoperation erhaltenen Daten werden in dem Lesedatenregister
460 gespeichert. Die in der zweiten Leseoperation erhaltenen Daten werden im Lesedatenregister 461 gespeichert.
Bei der Schreiboperation hat jedoch die dem Lesedatenregister 461 zugeführte Information keine Bedeutung.
Ein Datenwähler 441 wählt entweder den Ausgang des Lesedatenregisters
460, in dem die durch die erste Leseoperation erhaltene Information gespeichert ist, oder den Ausgang eines
Registers 462. Das Register 462 hat die Funktion, die durch die erste Leseoperation erhaltene Information um einen Zyklus zu
verzögern. Die Wahl der Eingänge zum Datenwähler 441 ist durch den Ausgang des FF 44 gesteuert. Das FF 4 4 wird durch das
Operandendaten-Synchronisiersignal gesetzt, das von der VR-Startschaltung 3 auf einer der Signalleitungen 220 zugeführt
wird.
Ein mit doppelter Geschwindigkeit arbeitendes Taktglied 43 erzeugt Taktimpulse mit der doppelten Geschwindigkeit eines
Zyklus. Die Adressenwähler 420 und 421 werden direkt vom Ausgang des Taktglieds 43 angesteuert, und die Datenwähler 450 und
451 werden vom Ausgang eines Nichtglieds 415 angesteuert, das seinerseits mit dem Ausgang des mit doppelter Geschwindigkeit
arbeitenden Taktglieds gekoppelt ist. UND-Glieder 416 und 417 . führen das Schreibanweisungssignal 31, das von der VR-Steuerung
3 zugeführt wird, jeweils den Speicherbänken 60 und 61 synchron mit dem Ausgangs impuls des Taktglieds 43 zu. In die Speicherbänke
60 und 61 einzuschreibende Information wird in Schreibdatenregistern
70 bzw. 71 gespeichert. Die dort gespeicherte Information wird jeweils in die Speicherbänke 60 und 61 eingeschrieben,
wenn von den UND-Gliedern 416 und 417 das Schreibanweisungssignal
zugeführt wird.
In dem so aufgebauten VR 6 nimmt die Speicherbank 60 den ersten Lesezustand und die Speicherbank 61 den Schreibzustand oder den
zweiten Lesezustand an, wenn der Ausgang des mit doppelter
Geschwindigkeit arbeitenden Taktglieds 43 "O" ist. Wenn der
Ausgang des Taktglieds "1" ist, werden die Zustände der Speicherbänke
60 und 61 miteinander vertauscht.
Eine S-G-Umsetzschaltung 80 liefert Information, die von jeweiligen Betriebsmitteln auf gesonderten Signalleitungen 5
zugeführt wird, zu dem Bestimmungs-VR. Die S-G-Umsetzschaltung
80 wird von der Befehlsinformation gesteuert, die vom Befehlsregister
23 auf Signalleitung 21 zugeführt wird.
Wenn die Information vom Datenwähler 441, d. h., die durch die erste Ausleseoperation erhaltene Information, von dem VR 6 als
dem durch R„ des Befehls bezeichneten VR auszugeben ist, liefert eine G-S-Umsetzschaltung 47 0 die Information zur
Bestimmungs-Betriebsmitteleinheit. Wenn die Information vom Lesedatenregister 461, d. h., die durch die zweite Ausleseoperation
erhaltene Information, vom VR 6 als dem durch R„ des Befehls bezeichneten VR auszugeben ist, liefert eine G-S-Umsetzschaltung
471 die Information zur Bestimmungs-Betriebsmitteleinheit. Wenn die Information vom Lesedatenregister 460,
d. h., die durch die erste Ausleseoperation erhaltene Information, vom VR 6 als dem durch R_ des Befehls bezeichneten VR
auszugeben ist, liefert eine G-S-Umsetzschaltung 472 die Information zur Bestimmungs-Betriebsmitteleinheit. Wenn die
Information vom Lesedatenregister 461, d. h., die durch die zweite Ausleseoperation erhaltene Information, vom VR 6 als dem
durch R_ des Befehls bezeichneten VR auszugeben ist, liefert eine G-S-Umsetzschaltung 473 die Information zur Bestimmungs-Betriebsmitteleinheit.
Die G-S-Umsetzschaltungen 470-473 werden durch die Befehlsinformation gesteuert, die vom Befehlsregister
23 auf Signalleitung 21 zugeführt wird.
Datenausgabeleitungen der G-S-Umsetzschaltungen 470 und 472 mit gleicher Bestimmungs-Betriebsmitteleinheit sind mit ODER-Gliedern
48 gekoppelt, und Datenausgabeleitungen der G-S-Umsetzschaltungen 471 und 473 mit gleicher Bestimmungs-Betriebsmitteleinheit
sind mit ODER-Gliedern 49 gekoppelt.
Nachstehend wird die Arbeitsweise des Ausführungsbeispiels
insgesamt erläutert. Dabei wird angenommen, daß ein Vektoraddierbefehl
gestartet wurde, so daß R1 * R2, R3 und RSN VR4,
VR3, VR1 und eine Recheneinheit sind. Ferner wird davon ausgegangen, daß das Multiplikationsergebnis in VR3 eingeschrieben
wird und daß die im VR1 gespeicherte Information der ersten Leseoperation zum Multiplizierer unterworfen wird. Es wird also
davon ausgegangen, daß der Multiplikationsbefehl soeben in der zweiten Kettengruppe von Fig. 4 gestartet wurde.
In der VR-Startschaltung 2 sind dann die Erstes-Lesen-Startsignale,
die von den VR-Administrationsschaltungen 36 von VR3 und VR1 auf die Signalleitungen 34 gegeben werden, "0" bzw.
"1". Daher wird der Ausgang des Wählglieds 240 "0", und der Ausgang des Wählglieds 241 wird "1". Somit wird das Decodierglied
250 aktiviert. Infolgedessen nimmt eine Signalleitung, die in den Erstes-Lesen-Startsignalleitungen 210 enthalten ist
und dem VR3 entspricht, den Zustand "1" an. Ferner wird das Decodierglied 261 aktiviert und ändert die Signalleitung, die
in den Zweites-Lesen-Startsignalleitungen 211 enthalten ist und dem VR3 entspricht, zu "1". Dadurch nimmt die VR-Administrationsschaltung
36 des VR3 den ersten Lesezustand (Kette) im Schreibzustand an, und die VR-Administrationsschältung 36 des
VR1 nimmt den ersten Lesezustand im zweiten Lesezustand an.
Dagegen wird in der VR-Startschaltung 2 das Decodierglied aktiviert, und das Operandeninformations-Synchronisiersignal
wird einer der Signalleitungen 220 entsprechend dem VR3 zugeführt. Das FF 44 in VR3 wird auf "1" gesetzt. Somit steuert das
Datenwählglied 441 im VR3 den Ausgang des Datenregisters 462 an.
Durch die von der VR-Startschaltung 2 der VR-Steuerschaltung
auf Signalleitung 21 zugeführte Befehlsinformation erstellt die G-S-Umsetzschaltung 371 einen neuen Weg zur Zuführung des
Leseerlaubnissignals von der dem VR3 entsprechenden VR-Admini-
strationsschaltung 36 zum Eingang V12 der dem vorstehend
erläuterten Addierer entsprechenden Operandensteuerung 38, und die G-S-Umsetzschaltung 372 erstellt einen neuen Weg zur
Zuführung des Leseerlaubnissignals von der dem VR1 entsprechenden VR-Administrationsschaltung 36 zum Eingang V13 der
Operandensteuerung 38. Ferner erstellt die S-G-ümsetzschaltung 355 einen neuen Weg zur Zuführung des Leseanweisungssignals von
der oben beschriebenen Operandensteuerung 38 zum VR3f und die
S-G-Umsetzschaltung 358 erstellt einen neuen Weg zur Zuführung des Leseanweisungssignals von der oben beschriebenen Operandensteuerung
38 zum VR1, und die S-G-ümsetzschaltung 351 erstellt einen neuen Weg zur Zuführung des Lesebeendigungssignals
von der beschriebenen Operandensteuerung 38 zu der dem VR3 entsprechenden VR-Administrationsschaltung 36. Die S-G-ümsetzschaltung
354 erstellt einen neuen Weg zur Zuführung des Lesebeendigungssignals zu der dem VR1 entsprechenden VR-Administrationsschaltung
36.
Aufgrund der von der VR-Startschaltung 2 der VR-Dateneinheit 4
auf Signalleitung 21 zugeführten Befehlsinformation erstellt die G-S-Umsetzschaltung 470 einen neuen Weg zur Zuführung der
Daten vom VR3 (also der in der ersten Ausleseoperation erhaltenen Daten) zum Addierer. Die G-S-Umsetzschaltung 473 erstellt
einen neuen Weg zur Zuführung der Daten vom VR1 zu dem Addierer, und die S-G-ümsetzschaltung 80 erstellt einen neuen Weg
zur Zuführung der Daten (Rechenergebnis) von dem Addierer zum VR4.
Fig. 10 ist ein Impulsdiagramm der Operation der VR-Dateneinheit
4r wenn der vorstehend beschriebene Befehl ausgeführt
wird. Dabei sind die Register 460, 461 und 462 mit E oder 0 bezeichnet, um anzuzeigen, daß die aus der Speicherbank 60 oder
61 ausgelesene Information im Register gespeichert ist, und in Kreisen bzw. Kästchen befindliche Ziffern bezeichnen Werte, die
durch RAC 410 bzw. WAC 411 angezeigt sind.
Bei der vorstehend erläuterten Operation kann das VR1 zwei
Ausleseoperations-Leitwegen unterzogen werden. Infolgedessen können der MuItipiikationsbbefehl und der anschließende Addierbefehl
verkettet werden. Somit können drei Kettengruppen gemäß dem Stand der Technik auf insgesamt zwei Kettengruppen reduziert
werden.
Das Ausführungsbeispiel wurde unter Bezugnahme auf eine Serie von Ausleseoperationen zu Vektorregistern VR erläutert. Gemäß
der Erfindung wird ein VR der ersten und der zweiten Ausleseoperation unterzogen. Die so ausgelesene Information kann entsprechenden
Betriebsmitteln zugeführt werden, die jeweils gesonderte Vektorbefehle ausführen. Infolgedessen wird es damit
möglich, die Anzahl Kettengruppen zu verringern und das jeweilige Betriebsmittel mit hohem Wirkungsgrad zu betreiben, und
infolgedessen kann die Vektorverarbeitungszeit verkürzt werden.
24
- Leerseite -
Claims (3)
1. Vektorprozessor mit einer Mehrzahl Vektorregister, gekennzeichnet durch
- eine Erfassungseinheit (36), die feststellt, daß jedes Vektorregister sich in einem ersten Auslesezustand befindet;
- Vektorregister-Ausleseeinheiten (23, 38, 240, 241, 260, 261, 353, 354, 357, 358, 420, 421, 410, 411, 450, 451, 460-462),
die aufgrund des Ausgangs der Erfassungseinheit wenigstens eine zweite Ausleseoperations-Serie parallel mit der ersten
Ausleseoperation für ein den ersten Auslesezustand anzeigendes Vektorregister ausführen; und
Datenübermittlungseinheiten (470-473), die die in der ersten Ausleseoperation und die in der wenigstens einen zweiten
Ausleseoperations-Serie ausgelesene Information entsprechenden Betriebsmitteln zuführen, die gesonderte Vektorbefehle
ausführen.
2. Vektorprozessor nach Anspruch 1,
d a d u r c h gekennzeichnet , daß jedes Vektorregister mehrere Speicherbänke (60, 61) aufweist
und
81-A9400-02-Schö
daß die Vektorregister-Ausleseeinheiten Einheiten (420, 421,
410, 411, 450, 451, 460-462) umfassen, die abwechselnd nacheinander
die in der ersten Ausleseoperation und die in der zweiten Ausleseoperation aus jeder Speicherbank ausgelesene
Information erfassen.
3. Vektorprozessor nach Anspruch 2,
dadurch gekennzeichnet, daß die Informationserfassungs-Einheiten eine Einheit (462)
umfassen, die die in der ersten Ausleseoperation ausgelesene Information verzögert.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58243884A JPS60136870A (ja) | 1983-12-26 | 1983-12-26 | ベクトル処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3447530A1 true DE3447530A1 (de) | 1985-07-11 |
DE3447530C2 DE3447530C2 (de) | 1988-10-27 |
Family
ID=17110414
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19843447530 Granted DE3447530A1 (de) | 1983-12-26 | 1984-12-27 | Vektorprozessor |
Country Status (3)
Country | Link |
---|---|
US (1) | US4755931A (de) |
JP (1) | JPS60136870A (de) |
DE (1) | DE3447530A1 (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3827500A1 (de) * | 1987-08-14 | 1989-02-23 | Hitachi Ltd | Vektorprozessor |
DE3991231C2 (de) * | 1988-10-18 | 1995-06-08 | Hitachi Ltd | Vektorprozessor und Verfahren zum Suchen einer Stichwortzeichenfolge in einer Textzeichenfolge |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0167959B1 (de) * | 1984-07-02 | 1992-05-06 | Nec Corporation | Rechner-Vektorregisterverarbeitung |
JPS6140650A (ja) * | 1984-08-02 | 1986-02-26 | Nec Corp | マイクロコンピユ−タ |
JPS63225837A (ja) * | 1987-03-13 | 1988-09-20 | Fujitsu Ltd | 距離付きベクトルアクセス方式 |
US5168573A (en) * | 1987-08-31 | 1992-12-01 | Digital Equipment Corporation | Memory device for storing vector registers |
US4949247A (en) * | 1988-02-23 | 1990-08-14 | Stellar Computer, Inc. | System for transferring multiple vector data elements to and from vector memory in a single operation |
US5019968A (en) * | 1988-03-29 | 1991-05-28 | Yulan Wang | Three-dimensional vector processor |
EP0814411A3 (de) * | 1988-06-07 | 1998-03-04 | Fujitsu Limited | Vektordatenverarbeitungsvorrichtung |
JP2941817B2 (ja) * | 1988-09-14 | 1999-08-30 | 株式会社日立製作所 | ベクトル処理装置 |
US5263169A (en) * | 1989-11-03 | 1993-11-16 | Zoran Corporation | Bus arbitration and resource management for concurrent vector signal processor architecture |
US5438669A (en) * | 1991-11-20 | 1995-08-01 | Hitachi, Ltd. | Data processor with improved loop handling utilizing improved register allocation |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0085435A2 (de) * | 1982-02-03 | 1983-08-10 | Hitachi, Ltd. | Datenfeldprozessor aufgebaut aus Vektorprozessoren mit Vektorregistern |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
US4302818A (en) * | 1979-07-10 | 1981-11-24 | Texas Instruments Incorporated | Micro-vector processor |
US4287566A (en) * | 1979-09-28 | 1981-09-01 | Culler-Harrison Inc. | Array processor with parallel operations per instruction |
US4400768A (en) * | 1980-06-04 | 1983-08-23 | Burroughs Corporation | Parallel access computer memory system employing a power-of-two memory modules |
KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
US4636942A (en) * | 1983-04-25 | 1987-01-13 | Cray Research, Inc. | Computer vector multiprocessing control |
US4661900A (en) * | 1983-04-25 | 1987-04-28 | Cray Research, Inc. | Flexible chaining in vector processor with selective use of vector registers as operand and result registers |
-
1983
- 1983-12-26 JP JP58243884A patent/JPS60136870A/ja active Pending
-
1984
- 1984-12-21 US US06/685,117 patent/US4755931A/en not_active Expired - Fee Related
- 1984-12-27 DE DE19843447530 patent/DE3447530A1/de active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0085435A2 (de) * | 1982-02-03 | 1983-08-10 | Hitachi, Ltd. | Datenfeldprozessor aufgebaut aus Vektorprozessoren mit Vektorregistern |
Non-Patent Citations (2)
Title |
---|
DE-Z.: Elektronik, H. 2, 29.1.1982, S. 87-95 * |
Richard M. Russel, The Cray-1 Computer System, in: Communications of the ACM, Jan. 78, Bd. 21, Ne. 1, S. 63-71 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3827500A1 (de) * | 1987-08-14 | 1989-02-23 | Hitachi Ltd | Vektorprozessor |
DE3991231C2 (de) * | 1988-10-18 | 1995-06-08 | Hitachi Ltd | Vektorprozessor und Verfahren zum Suchen einer Stichwortzeichenfolge in einer Textzeichenfolge |
Also Published As
Publication number | Publication date |
---|---|
DE3447530C2 (de) | 1988-10-27 |
US4755931A (en) | 1988-07-05 |
JPS60136870A (ja) | 1985-07-20 |
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