DE3427026A1 - Program control arrangement for controlling machines and processes - Google Patents

Program control arrangement for controlling machines and processes

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DE3427026A1
DE3427026A1 DE19843427026 DE3427026A DE3427026A1 DE 3427026 A1 DE3427026 A1 DE 3427026A1 DE 19843427026 DE19843427026 DE 19843427026 DE 3427026 A DE3427026 A DE 3427026A DE 3427026 A1 DE3427026 A1 DE 3427026A1
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Dietmar Dipl.-Ing. DDR 9051 Karl-Marx-Stadt Sobottka
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052—Linking several PLC's

Abstract

The invention contains a program control arrangement for controlling machines and processes and relates to the field of electrical control engineering. The purpose of the invention is to achieve a wide field of applications for electrical program control arrangements with a minimum expenditure and to create a program control arrangement by means of a processing unit containing several processors, each of these processors providing for optimum implementation of control programs with different operations and different spread of information of the information to be processed. According to the invention, a processing unit and a two-port memory array are connected to a special processor bus and a standard processor bus via input/output channels. The processing unit contains a standard processor used as word processor and a special processor used as bit processor. The two-port memory array is constructed of a control program memory and a data and map memory. Peripheral and memory assemblies connected to the object to be controlled are connected at the same time via further input/output channels to the standard processor. The invention best shown in Figure 1 can be suitably used for machine and process control arrangements.

Description

Programmsteueranordnung zur Steuerung von Maschinen und Prozessen Die steuerungstechnische Realisierung komplexer Steuerungsaufgaben erfordert in der Regel die Lösung unterschiedlicher durch typische Operationen gekennzeichneter Steuerfunktionen bzw. Steueralgorithmen. Neben der Erfassung, Verarbeitung und Bereitstellung rein binärer Informationen, wodurch die benötigten binären Algorithmen realisiert werden ist die Erfassung und Verarbeitung von Mehrbitinformationen, als auch von in digitale Worte umgewandelten Analoginformationen, mittels wortorientierter Algorithmen für viele Steuerprobleme durchzuführen.Program control arrangement for controlling machines and processes The control-technical implementation of complex control tasks requires in usually the solution of different ones characterized by typical operations Control functions or control algorithms. In addition to recording, processing and provision purely binary information, which realizes the required binary algorithms is the acquisition and processing of multi-bit information, as well as of Analog information converted into digital words using word-oriented algorithms perform for many tax problems.

Eine optimale Umsetzung der Steueralgorithmen bezüglich Zelt- und Speicherplatz bedarf wird dann erreicht, wenn die zur Realisierung dieser einyesetzten Verarbeitungseinheiten in ihrem Operations- bzw. Befehlsspektrum den in den Algorithmen auftretenden Operationen, zumindestens den dominierenden Operationen angepaßt sind.An optimal implementation of the control algorithms with regard to tent and Storage space requirements are achieved when they are used to implement them Processing units in their range of operations or commands in the algorithms occurring operations, are at least adapted to the dominant operations.

Aus der DE-OS 25 22 343, G 05 B 19/00, ist eine Anordnung zum Steuern und/oder Regeln von Verfahrensabläufen bekannt bei der Prozessoren die Daten jeweils unterschiedlichen Informationsgehalts von peripheren Geräten empfangen, aufgrund eines Programms verarbeiten und an periphere Geräte senden, die über einen Programmspeicher miteinander verbunden sind. In diesem Programmspeicher ist das aus den Prozessoren zugeordneten Befehlen bestehende Programm für den Verfahrensablauf gespeichert, zu dem ein Koordinierer den Prozessoren nacheinander Zugriff gibt. Zwischen den beiden Prozessoren besteht programmtechnisch eine klare Trennung, uns sie können weitestgehend zeitlich unabhängig voneinander arbeiten, wobei eine Kopplung der beiden Prozessoren ausschließlich über den Programmspeicher erfolgt. Eine besonders günstige Ausführungsform entsteht durch das Anordnen eines Wort- und eines Bitprozessors, wobei der Wortprozessor nur Daten mit einem Informationsgehalt von mehreren Bit (Wörter) von peripheren Geräten empfängt, verarbeitet und aussendet und der Bitprozessor nur Daten mit einem Informationsgehalt von 1 Bit von peripheren Geräten empfängt.From DE-OS 25 22 343, G 05 B 19/00, an arrangement for controlling and / or rules of process sequences known to the processors the data in each case different Receive information content from peripheral devices, process based on a program and send to peripheral devices that have a Program memories are connected to each other. This is in this program memory Program for the process sequence consisting of instructions assigned to the processors to which a coordinator gives the processors access one after the other. In terms of programming, there is a clear separation between the two processors, us they can work largely independently of one another in terms of time, with a coupling of the two processors takes place exclusively via the program memory. One special favorable embodiment is created by arranging a word and a bit processor, whereby the word processor only contains data with an information content of several bits (Words) from peripheral devices receives, processes and sends out and the bit processor only receives data with an information content of 1 bit from peripheral devices.

verarbeitet und an periphere Geräte aussendet. Für beide Prozessoren sind im Programmspeicher sowohl Wort- als auch Bitbefehle entweder unabhängig von der Reihenfolge der Abarbeitung oder in getrennten Speicherbereichen untergebracht.processed and sent to peripheral devices. For both processors both word and bit instructions are either independent of in the order of processing or in separate memory areas.

Es können auch nur jeweils Kennzeichen für bestimmte Unterprogramme enthalten sein, die in weiteren, den einzelnen Prozessoren zugeordneten Speichern abgelegt sind. Von den Prozessoren hat immer jeweils ein einziger Zugriff zum Speicher.Identifiers can also only be used for specific subroutines be contained in further memories assigned to the individual processors are filed. One of the processors always has access to the memory.

Nachteilig bei dieser Anordnung ist daß die Adressierung des Steuerprogrammspeichers ausschließlich mit Hilfe des Wortprozessors erfolgen und auf diese Weise der Wortprozessor nicht für die Realisierung anderer Programmschritte genutzt werden kann. Der Bit-Prozessor stellt allein eine Vearbeitungseinheit für ausgewählte Befehle dar und hat keinen direkten Zugriff zum Steuerprogrammspeicher.The disadvantage of this arrangement is that the addressing of the control program memory done exclusively with the help of the word processor and in this way the word processor cannot be used to implement other program steps. The bit processor alone represents a processing unit for selected commands and has none direct access to the control program memory.

Weiterhin müssen für jeden Prozessor separate Speicher zur Abspeicherung der von den Prozessoren verarbeitbaren Informationen vorgesehen sein, und die Peripherlebaugruppen sind prozessorbezogen an die jeweiligen Prozessorbusse anzuschließen. Als Befehlszuordner wird ein besonderer Koordinator benötigt.Furthermore, separate memories must be stored for each processor the information that can be processed by the processors can be provided, and the peripheral modules are to be connected to the respective processor buses in relation to the processor. As a command mapper a special coordinator is required.

Durch die Erfindung wird die Aufgabe gelöst, eine Programmsteuereinrichtung zur Steuerung von Maschinen und Prozessen einer mehrere Prozessoren enthaltenden Verarbeitungseinheit zu schaffen, wobei jeder dieser Prozessoren eine optimale Realisierung von Steuerprogrammen mit unterschiedlichen Operationen und unterschiedlicher Informationsbreite der zu verarbeitenden Informationen ermöglicht.The invention solves the problem, a program control device for the control of machines and processes of a containing several processors To create processing unit, each of these processors being an optimal implementation of control programs with different operations and different amounts of information of the information to be processed.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß als Zentraleinheit eine Verarbeitungseinheit und eine Zweitorspeichergruppe über Ein-/Ausgabekanäle mit einem Spezialprozessorbus und einem Standardprozessorbus verbunden sind. Die dabei verwendete Verarbeitungseinheit enthält einen als Wortprozessor eingesetzten Standardprozessor und einen als Bitprozessor eingesetzten Spezialprozessor und die Zweitorspeichergruppe ist aus einem Steuerproyrammspeicher und einen Daten- und Abbildspeicher aufgebaut. An den Standardprozessorbus sind gleichzeitig über weitere Ein-/Ausgabekanäle mit dem Steuerobjekt verbundene Peripheriebaugruppen sowie Speicherbaugruppen angeschlossen Vom Spezialprozessor, der durch den zweiten Ein-/Ausgabekanal mit dem Spezialprozessorbus gekoppelt ist. besteht über einen siebenten Ein-/Ausgabekanal. eine Koppeleinheit. einen achten und einen ersten Ein-/Ausgabekonal eine Verbindung zum Standardprozessor.According to the invention the object is achieved in that as a central unit a processing unit and a two-port memory group via input / output channels are connected to a special processor bus and a standard processor bus. the The processing unit used here contains a word processor used as a word processor Standard processor and a special processor used as a bit processor and the Two-port memory group consists of a control program memory and a data and Image memory built. At the same time there are more to the standard processor bus Input / output channels I / O modules connected to the control object as well as memory modules connected by the special processor, which through the second input / output channel with is coupled to the special processor bus. consists of a seventh input / output channel. a coupling unit. an eighth and a first input / output conal a connection to the standard processor.

Der siebente Ein-/Ausgabekanal enthält eine Daten- und Steuerleitung, eine Steuersignalleitung und eine Aufrufsignalleitung.The seventh input / output channel contains a data and control line, a control signal line and a call signal line.

wobei an die Steuersignalleitung und an die Aufruf signalleitung eine Aufruf einheit angeschlossen ist Von dieser Aufrufeinheit führt eine Torsteuersignalleitung zu Wortprozessorkoppeltoren des Steuerprogramm- und des Daten- und Abbildspeichers die beide über den dritten und vierten Ein-/Ausgabekanal sowohl mit dem Standardprozessor als auch mit dem Spezialprozessorbus gekoppelt sind.wherein to the control signal line and to the call signal line one Call-up unit is connected A gate control signal line leads from this call-up unit to word processor coupling ports of the control program and the data and image memory both via the third and fourth input / output channel with to the Standard processor and are coupled to the special processor bus.

Eine vorteilhafte Erweiterung der Anordnung wird durch den Einsatz eines zweiten Spezialprozessors in der Verarbeitungseinheit erreicht Weiterhin sind über Ein-/Ausgabekanäle eine erste Zweitorspeichergruppe an einen ersten Spezialprozessorbus und eine zweite Zweitorspeichergruppe an einen zweiten Spezialprozessorbus angeschlossen, wobei beide Zweitorspeichergruppen ebenfalls über Ein-/Ausgabekanäle mit dem Standardprozessor gekoppelt sind Die beiden Spezialprozessoren besitzen über siebente Ein-/Ausgabekanäle, eine erste und zweite Koppeleinheit. über achte Ein-/Ausgabekanäle sowie den ersten Ein-/Ausgabekanal einen Anschluß an den Standardprozessor An den Ausgängen der Ansteuereinheiten führen Torsteuersignalleitungen zu den. Wortprozessorkoppeltoren. an die Datenbereiteumstelleinheiten und die Spez ialprozessorkoppeltore der Steuerprogramm- und Daten- und Abbildspeicher, die über Ein-/Ausgabekanäle sowohl mit dem Standardprozessorbus verbunden sind.An advantageous extension of the arrangement is through the use a second special processor in the processing unit are also achieved A first two-port memory group to a first special processor bus via input / output channels and a second two-port memory group connected to a second special purpose processor bus, Both two-port memory groups are also connected to the standard processor via input / output channels are coupled The two special processors have seventh input / output channels, a first and second coupling unit. via eight input / output channels as well as the first Input / output channel a connection to the standard processor at the outputs of the control units lead gate control signal lines to the. Word processor couplers. to the data conversion units and the special processor coupling gates of the control program and data and image memories, which are connected to the standard processor bus via input / output channels.

Eine weitere günstige Vereinfachung der Anordnung ergibt sich durch die Verwendung nur eines einzigen Einheitsbusses anstelle des jeden Prozessor getrennt zugeordneten Bussesz Als Zentraleinheit sind eine Verarbeitungseinheit mit einem Standard- und einem Spezialprozessor und eine Speichergruppe mit einem Steuerprogramm und einem Daten- und Abbildspeicher über Ein-/Ausgabekanäle mit dem Einheitsbus verbunden. Vom Spezialprozessor der durch ein ausgangsseitig vorhandenes Einheitsbuskoppeltor und über einen Ein-/Ausgabekanal mit dem Einheitsbus gekoppelt ist. gibt es über den siebenten Ein-/ Ausgabekanal die Koppeleinheit und den achten Ein-/Ausgabekanal einen Anschluß an den Standardprozessor, der ebenfalls durch ein ausgangsseitig vorhandenes Einheitsbuskoppeltor und einen Ein-/Ausgabekanal mit dem Einheitsbus verbunden ist.Another favorable simplification of the arrangement results from the use of only a single unit bus in place of each processor separately assigned Bussesz As a central unit are a processing unit with a Standard and a special processor and a memory group with a control program and a data and image memory via input / output channels with the standard bus tied together. From the special processor through a standard bus connection on the output side and is coupled to the standard bus via an input / output channel. is there over the seventh input / output channel is the coupling unit and the eighth input / output channel a connection to the standard processor, which is also through a Standard bus coupling port on the output side and an input / output channel with connected to the standard bus.

Weiterhin führt von der Aufrufeinheit eine Torsteuersignalleitung direkt an die Einheitsbuskoppeltore und über den Einheitsbus an die Datenbreiteumschalteinheiten des Steuerprogramm- und des Daten- und Abbildspeichers die beide über Ein-/ Ausgabekanäle an den Einheitsbus angeschlossen sind.A gate control signal line also leads from the calling unit directly to the standard bus coupling gates and via the standard bus to the data width switching units the control program and the data and image memory, both via input / output channels are connected to the standard bus.

Die Erfindung soll nachstehend an einem Ausführungsbeispiel näher erläutert werden. In der zugehörigen Zeichnung zeigen: Fig. 1: das Blockschaltbild der Zentraleinheit der elektrischen Programmsteueranordnung Fig. 2: ein Blockschaltbild der Erweiterung der Anordnung Fig. 3: eine Anordnung mit einem gemeinsamen Bus.The invention is to be described in more detail below using an exemplary embodiment explained. The accompanying drawings show: FIG. 1: the block diagram the central unit of the electrical program control arrangement Fig. 2: a block diagram the expansion of the arrangement Fig. 3: an arrangement with a common bus.

In Fig. 1 ist das Blockschaltbild einer elektrischen Programmsteueranordnung zur Steuerung von Maschinen und Prozessen dargestellt, die mehrere Prozessoren und Schnittstellen enthält.Referring to Fig. 1, there is a block diagram of an electrical program control arrangement for the control of machines and processes shown, the multiple processors and Contains interfaces.

An einen Standardprozessorbus WSB und an einen Spezialprozessorbus BSB sind über Ein-/Ausgabekanäle EAK 1; EAK 2; EAK 3; EAK 4 eine Verarbeitungseinheit VE und eine Zweitorspeichergruppe ZSG angeschlossen, wobei der erste Ein-/Ausgabekanal EAK 1 den Standardprozessorbus WSB mit einem als Wortprozessor eingesetzten Standardprozessor WSP, der zweite Ein-/Ausgabekanal EAK 2 den Spezialprozessorbus BSB nit einem als Bitprozessor eingesetzten Spezialprozessor BSP, der dritte Ein-/Ausgabekanal EAK 3 den Standardprozessorbus WSB mit einem Steuerprogramm- und einem Daten- und Abbildspeicher SPS, DAS und der vierte Ein-/Ausgabekanal EAK 4 den Spezialprozessorbus BSB mit dem Steuerprogramm- und dem Daten- und Abbildspeicher DAS verbindet. Ober fünfte und sechste Ein-/Ausgabekanäle EAK 5; EAK 6 sind an den Standardprozessorbus WSB mit dem Steuerobjekt SO verbundene Peripheriebaugruppen PS und zusätzliche Speicherbaugruppen SB angeschlossen zu denen nur der Standardprozessor WSP Zugriff hat. In der Verarbeitungseinheit VE ist der Spezialprozessor BSP über einen siebenten Ein-/Ausgabekanal EAK 7, eine Koppeleinheit KE und einen achten Ein-/Ausgabekanal EAK 8, der mit dem Standardprozessorbus WSB identisch sein kann, an den Standardprozessor WSP angeschlossen Der siebente Ein-/ Ausgabekanal EAK 7 besteht aus einer Daten- und Steuerleitung DSL zum Zugriff und zum Datentransport des Standardprozessors WSP zum Programmzähler des.Spezialprozessors BSP, einer Steuersignalleitung STL zur Zustandssetzung des Spezialprozessors BSP durch den Standardprozessor WSP bezüglich START/STOP und einer Aufrufsignalleitung ASL zum Aufruf des Standardprozessors WSP, wobei an die.Steuersignal- und die Aufrufsignaileitung STL; ASL eine Aufrufeinheit ARE angeschlossen ist. Zum Übertragen des Torsteuersignales TSS führt eine Leitung TSL von der Aufrufeinheit ARE zu den Standardprozessorkoppeltoren WPT 1; WPT 2 zu den Spezialprozessorkoppeltoren BPT 1; BPT 2 und an die Datenbreiteumschalteinheiten UES; DAS die über den dritten und vierten Ein-/Ausgabekanal EAK 3; EAK 4 sowohl mit dem Standardprozessorbus WSB als auch mit dem Spezialprozessorbus BSB verbunden sind. Die Koppeleinheit KE bildet ein adressierbares Ein-/Ausgabetor für den Standardprozessor WSP und ist weiterhin so ausgelegt daß sie beim Aufruf des Standardprozessors WSP über die Aufruf signalleitung ASK ein Interruptanforderungssignal als Bestandteil des achten Ein-/Ausgabekanals EAK 8 für den Standardprozessor WSP erzeugt.To a standard processor bus WSB and to a special processor bus BOD are via input / output channels EAK 1; EAK 2; EAK 3; EAK 4 a processing unit VE and a two-port memory group ZSG connected, the first input / output channel EAK 1 the standard processor bus WSB with a standard processor used as a word processor WSP, the second input / output channel EAK 2 nit the special processor bus BSB as Bit processor used special processor BSP, the third input / output channel EAK 3 the standard processor bus WSB with a control program and a data and image memory PLC, DAS and the fourth input / output channel EAK 4 with the special processor bus BSB the control program and the data and image memory DAS connects. Upper fifth and sixth input / output channels EAK 5; EAK 6 are connected to the standard processor bus WSB I / O modules PS connected to the control object SO and additional memory modules SB connected to which only the standard processor WSP has access. In the processing unit VE is the special processor BSP via a seventh input / output channel EAK 7, a coupling unit KE and an eighth input / output channel EAK 8, which is connected to the Standard processor bus WSB can be identical, connected to the standard processor WSP The seventh input / output channel EAK 7 consists of a data and control line DSL for access and data transport from the standard processor WSP to the program counter des.Spezialverarbeitung BSP, a control signal line STL for setting the status of the Special processor BSP by the standard processor WSP with respect to START / STOP and a Call signal line ASL for calling the standard processor WSP, whereby the control signal and the call signal line STL; ASL a calling unit ARE is connected. To the Transmission of the gate control signal TSS is carried by a line TSL from the calling unit ARE to the standard processor coupling ports WPT 1; WPT 2 to the special processor coupling gates BPT 1; BPT 2 and to the data width switching units UES; THAT about the third and fourth input / output channel EAK 3; EAK 4 both with the standard processor bus WSB as well as with the special processor bus BSB. The coupling unit KE forms an addressable input / output port for the standard processor WSP and is still designed so that when the standard processor WSP is called via the call signal line ASK an interrupt request signal as part of the eighth input / output channel EAK 8 generated for the standard processor WSP.

In Fig. 2 ist als Blockschaltbild eine Möglichkeit zur Erweiterung der Programmsteueranordnung dargestellt Die Verarbeitungseinheit VE enthält dazu einen ersten und zweiten Spezialprozessor BSP 1; BSP 2, die einerseits über getrennte Ein-/Ausgabekanäle EAK 21; EAK 22 mit einem ersten und einem zweiten Spezialprozessorbus BSB 1; BSB 2 und andererseits über Ein-/Ausgabekanäle EAK 31; EAK 32 und einer ersten und zweiten Koppeleinheit KE 1; KE 2 mit dem ersten Ein-/Ausgabekanal EAK 1 verbunden sind. An die Steuersignal- und die Aufrufleitungen ASL 1; ASL 2; STL 1; STL 2 sind eine erste und zweite Aufruf einheit ARE 1; ARE 2 angeschlossen. Weiter- hin sind in der erweiterten Anordnung eine erste und zweite Zweitorspeichergruppe ZSG 1; ZSG 2 vorhanden, die über Ein-/ Ausgabekanäle EAK 31; EAK 32; EAK 41, EAK 42 mit dem Standardprozessorbus WSB und dem ersten bzw. zweiten Spezialprozessorbus BSB 1; BSB 2 gekoppelt sind. Von den Aufrufeinheiten ARE 1; ARE 2 führen zum Übertragen der Torsteuersignale TSS 1; TSS 2 Leitungen zu den Standardprozessorkoppeltoren WPT 11, WPT 12; WPT 21; WPT 22 zu den Spezialprozessorkoppeltoren BPT 11; BPT 12; BPT 21; BPT 22 und zu den Datenbreiteumschalteinheiten UES 1; UED 1; UES 2; UED 2 der ersten und zweiten Zweitorspeichergruppe ZSG 1; ZSG 2.In Fig. 2 there is a possibility of expansion as a block diagram the program control arrangement. The processing unit VE contains this a first and second special purpose processor BSP 1; BSP 2, on the one hand via separate Input / output channels EAK 21; EAK 22 with a first and a second special processor bus BOD 1; BSB 2 and on the other hand via input / output channels EAK 31; EAK 32 and a first and second coupling unit KE 1; KE 2 connected to the first input / output channel EAK 1 are. To the control signal and the call lines ASL 1; ASL 2; STL 1; STL 2 are a first and second calling unit ARE 1; ARE 2 connected. Further- there are in the expanded arrangement a first and second two-port memory group ZSG 1; ZSG 2 available, which can be accessed via input / output channels EAK 31; EAK 32; EAK 41, EAK 42 with the standard processor bus WSB and the first or second special processor bus BOD 1; BOD 2 are coupled. The call units ARE 1; ARE 2 lead to transmission the gate control signals TSS 1; TSS 2 lines to the standard processor coupling ports WPT 11, WPT 12; WPT 21; WPT 22 to the special processor coupling ports BPT 11; BPT 12; BPT 21; BPT 22 and to the data width switching units UES 1; UED 1; UES 2; UED 2 of the first and second two-port memory group ZSG 1; ZSG 2.

Fig. 3 zeiyt eine Lösungsvariante, bei der nur ein einziger Einheitsbus EB verwendet wird. An diesen Einheitsbus EB sind direkt die Aufrufeinheit ARE, der Standardprozessor WSP und der Spezialprozessor BSP angeschlossen, wobei die Verbindung der Prozessoren zum Bus über in diesen ausgangsseitig enthaltenen Einheitskoppeltore EBT 1; EBT 2 erfolgt Weiterhin ist eine Speicherruppe SG angeordnet deren Steuerprogrammspeicher SPS und Daten- und Abbildspeicher DAS mit dem Einheitsbus EB verbunden sind über den Einheitsbus EB sind die in Steuerprogramm- und Daten- und Abbildspeicher SPS; DAS enthaltenen Datenbreiteunischalteinheiten UES; UED an die Aufrufeinheit ARE angeschlossen.Fig. 3 shows a variant of the solution in which only a single unit bus EB is used. The calling unit ARE, the Standard processor WSP and the special processor BSP connected, with the connection the processors to the bus via unit coupling gates contained in these on the output side EBT 1; EBT 2 takes place. Furthermore, a memory group SG is arranged, its control program memory PLC and data and image memory DAS are connected to the standard bus EB via the standard bus EB are those in control program and data and image memories PLC; DAS contained data width switching units UES; UED to the calling unit ARE connected.

Die Anordnung arbeitet auf folgende Weise Mit der Zuschaltung bzw dem Start der Anordnung wird über eine Einsehaltroutine des Standardprozessors WSP ein Grundzustand der Anordnung initialisiert, der unter anderem den Spezialprozessor BSP über die Steuersignalleitung STL mit STOP beauf lagt und damit das Torsteuersignal TSS so festlegt, daß über das erste und zweite Standardprozessorkoppeltor WPT 1; WPT 2 und das erste und zweite Spezialprozessorkoppeltor BPT 1; BPT 2 der Zweitorspeichergruppe ZSG der Standardprozessor WSP zugeordnet wird. Die Bildung des Torsteuersignales TSS erfolgt gleichzeitig über den Zustand der AS und der Steuersignale ST. Wenn berspielsweise das Torsteuersignal TSS den Zustand "High" annimmt, dann sind die Standardprozessorkoppeltore WPT 1; WPT 2 auf Durchgang geschaltet und die Spezialprozessorkoppeltore BPT 1; BPT 2 hochohmig. In diesem Zustand hat der Standardporzessor WSP Zugriff zur Zweitorspeichergruppe ZSG und der Spezialprozessor DSP ist abgetrennt.The arrangement works in the following way the start of the arrangement is via a maintenance routine of the standard processor WSP a basic state of the arrangement is initialized, which among other things the special processor BSP applied to the control signal line STL with STOP and thus the gate control signal TSS so that the first and second standard processor coupling port WPT 1; WPT 2 and the first and second special purpose processor interfaces BPT 1; BPT 2 of the two-port storage group ZSG is assigned the standard processor WSP. The formation of the gate control signal TSS takes place simultaneously via the status of the AS and the control signals ST. If for example the gate control signal TSS assumes the state "High", then the standard processor coupling gates WPT 1; WPT 2 switched to through and the special processor coupling gates BPT 1; BPT 2 high resistance. In this state the standard processor WSP has access to the two-port memory group ZSG and the special processor DSP are separated.

Wenn sich das Torsteuersignal TSS danach im Low"-Zustand befindet dann kehren sich die Verhältnisse an den Koppeltoren um und der Spezialprozessor SP hat Zugriff zur Zweitorspeichergruppe ZSG. Parallel dazu werden nii t Hilfe tics Torstcuersignales TSS auch die Datenbreiteumschalteinheiten UES; UEU in der Zweitorspeichergruppe ZSG angesteuert und die Speicherorganisation der Datenbreite des Prozessors angepaßt, dcr in dieser Zeit Zugriff zur Zweitorspeichergruppe ZSG besitzt Nach dem Durchführen diescs Umschaltens der Zentraleinheit von wortorientiert auf bitorientiert durch den Wechsel des Zugriffes der einzelnen Prozessoren zur Zweitorspeichergruppe ZSG, kann der Standardprozessor WSP in seiner Datenbreite den Daten- und At)-bildspeicher DAS mit aktuellen Informationen des Steuerobjektes SO füllen und anschließend über die Datei- und Steuerleitung DSL dem Spezialprozessor BSP eine Anfangsadresse zur Abarbeitung des im Steuerprogrammspeichers abgelegten Steuerprogrammes vorgeben. Mit einem über die Steuersignalleitug STL ausgelösten START des Spezialprozessors BSP sowie der damit über das Torsteuersignal TSS verbundenen Zuordnung des Steuerprogramm-und des Daten- und Abbildspeichers SPS; DAS zum Spezialprozessor, beginnt der Spezialprozessor BSP mit der Umsetzung des Steuerprogrammes. In diesem Zustand kann dann gleichzeitig der Standardprozessor WSP in Verbindung mit der ihm zugeordneten Speicherbaugruppe SB und den ihm zugeordneten Peripheriebaugrup pen PB parallel zum aktiven Spezialprozessor BSP noch zuscitzliche Programme bzw Aufgaben realisieren. Mit der Decodierung eines Zusatzbefehles. der als Folgc im Steuerprogramm des Steuerprogrammspeichers SPS Programmkomplexe oder Anweisungen anzeigt, die vom Standardprozessor WSP effektiv realisierbar sind, geht der Spezialprozessor USP in den ALT und über die Aufrufsignalleitung ASL und die Koppeleinheit KE erfolgt ein Aufruf des Standardprozessors WSP im Sinne einer Interruptanforderung. Parallel dazu wird über die Torsteuerleitung TSL die Zustandssteuerung der Standardprozessorkoppeltore WPT 1; WPT 2 und der Spezialprozessorkoppeltore BPT 1; BPT 2 sowie mittels der Datenbreiteumschalteinheiten UES; UED die Umschaltung der Speictlerorganisation der Zweitorspeichergruppe ZSG durchgeführt, so daß diese vom Spezialprozessorbus BSB und damit vom Spezialprozessor BSP abgetrennt wird und der Standardprozessor WSP entsprechend seiner Datenbreite Zugriff zur Zweitrospeichergruppe ZSG hat. Mit t der Interruptanforderung über die Aufruf leitung ASL unterbricht der Standardprozessor WSP sein eigenprogramm, hebt über die Daten- und Steuerleitung DSL die aktuelle Adresse der Programmbearbeitung des Steuerprogrammspe.ichers ab und übernimmt die Abarbeitung der ihm zugewiesenen Prorammkomplexe bzw. Anweisungen des Steuerprogrammspeichers SPS bis zum nächsten Zusatzbefehl. In diesem Regime wird das Steuerprogramm des Steuerprogrammspeichers SPS das entsprechend des zu lösenden Steuerungsproblems sowohl Anweisungen bzw. Programmkomplexe für den Standardprozessor WSP als auch Anweisung bzw. Programmkomplexe für den Spezialprozessor DSP enthält, verschachtet und sequentiell durch den Standard- und den Spezialprozessor WSP; SSP umgesetzt. Nach der vollständigen Abarbeitung des Programmes. das durch eine dem Standardprozessor WSP zugeordnete Anweisung wie Programmende oder Ein-/Ausgaberoutine gekennzeichnet ist, führt der Standardprozessor WSP über die Peripheriebaugruppen PS einen Informationsaustausch mit dem Steuerobjekt SO durch. und der Zyklus wird nun gestartet. Zu den Peripheriebaugruppen können auch eigenständige Funktionsbaugruppen, wie beispielsweise Zähler, Reglerbaugruppen und Anschlußsteuerungen zur Kopplung mit Rechner und/oder a-nderen Automatisierungseinrichtungen gehören. Die Kommunikation des Standardprozessors WSP mit den Peripheriebaugruppen PU kann sowohl mittels zyklischer Abfrage als auch auf Interruptbasis erfolgen. Noch effektiver kann der Funktionsablauf' durch die in Fig. 2 dargestellte Erweiterungsmöglichkeit dieser Grundanordnung gestaltet werden die aus der Kombination des Standardprozessors WSP mit zwei Spezialprozessoren BSP 1; BSP 2 besteht. Dabei können die Spezialprozessoren BSP 1; BSP 2 vom gleichen Typ oder für unterschiedliche Algorithmen ausgelegt sein. Den Spezialprozessoren BSP 1; BSP 2 werden nur die Programmkomplexe entzogen, die vom Standardporzessor WSP effektiver realisierbar sind. Jedem Spezialprozessor BSP 1; BSP 2 sind yetrennt eine Zweitorspeichergruppe ZSG 1; ZSG 2 mit den zugehörigen Steuerspeichern SPS 1 SPS 2 und Daten- und Abbildspeichern DAS 2; DAS 2 zugeordnet, zu denen sowohl der Standardprozessor WSP über den Standardprozessorbus WSB als auch die Spezialprozessoren BSP 1; BSP 2 über die zugehörigen Spezialprozessorbusse BSB 1; BSB 2 Zugriff haben. Die Steuerung der Speicherzuordnung über die Koppeltore WPT 11; WPT 12; WPT 21; WPT 22 bzw BPT 11; BPT 12, BPT 21, BPT 22 und das Zusammenwirken des Standardprozessors WSP mit den Spezialprozessoren BSP 1; BSP 2 können analog -wie für die Grun-danordnung beschrieben durchgeführt werden wobei vorteilhafterweise der Aufruf des Standardprozessors WSP über die Aufrufsignalleitung ASL 1; ASL 2 auf Interruptbasis durch Prioritätssteuerung erfolgen sollte.If the gate control signal TSS is then in the low "state then the situation at the coupling gates is reversed and the special processor SP has access to the two-port storage group ZSG. At the same time, nii t help tics Torstcuersignales TSS also the data width switching units UES; UEU in the two-port storage group ZSG controlled and the memory organization adapted to the data width of the processor, dcr has access to the two-port storage group ZSG during this time This is done by switching the central unit from word-oriented to bit-oriented the change of the access of the individual processors to the two-port memory group ZSG, the standard processor WSP can use the data and At) image memory in its data width Fill DAS with current information from the control object SO and then press the file and control line DSL to the special processor BSP a start address Specify the processing of the control program stored in the control program memory. With a START of the special processor triggered via the control signal line STL BSP and the associated assignment of the control program and control program via the gate control signal TSS of the data and image memory PLC; DAS to the special processor, begins the special processor BSP with the implementation of the control program. In this state can then simultaneously the standard processor WSP in connection with the memory module assigned to it SB and the peripheral modules PB assigned to it parallel to the active special processor BSP realize additional programs or tasks. With the decoding of a Additional command. the as followc in the control program of the control program memory PLC Displays program complexes or instructions that are effectively implemented by the standard WSP processor are realizable, the special processor USP goes into the ALT and via the Polling signal line ASL and the coupling unit KE are called by the standard processor WSP in the sense an interrupt request. At the same time, the TSL gate control line is used to control the State control of the standard processor coupling ports WPT 1; WPT 2 and the special processor coupling gates BPT 1; BPT 2 as well as by means of the data width switching units UES; UED the switchover the Speictlerorganization of the two-port storage group ZSG carried out so that this is separated from the special processor bus BSB and thus from the special processor BSP and the standard processor WSP has access to the dual storage group according to its data width ZSG has. With t interrupts the interrupt request via the ASL call line the standard processor WSP its own program, lifts over the data and control line DSL stores the current address of the program processing in the control program memory and takes over the processing of the program complexes or instructions assigned to it of the control program memory PLC until the next additional command. In this regime the control program of the control program memory PLC is the corresponding to solving control problems as well as instructions or program complexes for the standard processor WSP as well as instructions or program complexes for the special processor DSP, interleaved and sequential by the standard and specialty processors WSP; SSP implemented. After the complete processing of the program. that through a dem Instructions assigned to the standard processor WSP, such as end of program or input / output routine is marked, the standard processor runs WSP over the peripheral modules PS carries out an information exchange with the control object SO. and the cycle will now started. Independent function modules, such as counters, controller assemblies and connection controls for coupling with computer and / or other automation equipment. The communication of the standard processor WSP with the peripheral modules PU can be done both by means of cyclic Query as well as on an interrupt basis. The functional sequence can be even more effective ' designed by the expansion option shown in Fig. 2 of this basic arrangement will the from the combination of the standard processor WSP with two Special processors BSP 1; BSP 2 exists. The special processors BSP 1; BSP 2 be of the same type or designed for different algorithms. The special processors BSP 1; BSP 2 is only withdrawn from the program complexes that can be implemented more effectively by the standard processor WSP. Every special processor BSP 1; BSP 2 are a separate two-port memory group ZSG 1; ZSG 2 with the associated Control memories SPS 1 SPS 2 and data and image memories DAS 2; DAS 2 assigned, to which both the standard processor WSP via the standard processor bus WSB as also the special processors BSP 1; BSP 2 via the associated special processor buses BOD 1; BSB 2 have access. The control of the memory allocation via the coupling gates WPT 11; WPT 12; WPT 21; WPT 22 or BPT 11; BPT 12, BPT 21, BPT 22 and the interaction the standard processor WSP with the special processors BSP 1; BSP 2 can do the same - be carried out as described for the basic arrangement, advantageously the call of the standard processor WSP via the call signal line ASL 1; ASL 2 should be done on an interrupt basis through priority control.

Bei der in Fig. 3 dargestellten Variante der Grundanordnung erfolgt sowohl der Zugriff des Standardprozessors WSP als auch des Spezialprozessors BSP zur Speichergruppe SG über einen einzigen Einheitsbus EB. Im Steuerprogrammspeicher SPS sind ebenfalls solche Algorithmenkomplexe enthalten die vom Standardprozessor WSP und vom Spezialprozessor BSP wechselweise abgearbeitet werden. Die Zuordnung der Speichergruppe SG über den Einheitsbus EB zum Wort- und Spezialprozessor WSP6 BSP, wird durch die ausyangsseitig in den Prozessoren vorhandenen Einheitsbustore EBT 1; EBT 2 gesteuert. Parallel dazu geschieht die Anpassung der Speicherorganisatoren an die Datenbreite der Prozessoren WSP; USP mit Hilfe der Torsteuersignalleituny TSL über den Einheitsbus EB.In the variant of the basic arrangement shown in FIG. 3 takes place both the access of the standard processor WSP and the special processor BSP to the storage group SG via a single unit bus EB. In the control program memory PLCs are also such algorithm complexes contained by the standard processor WSP and the special processor BSP are processed alternately. The assignment the storage group SG via the standard bus EB to the word and special processor WSP6 BSP, is created by the standard bussore in the processors on the output side EBT 1; EBT 2 controlled. At the same time, the storage organizers are being adjusted to the data width of the processors WSP; USP with the help of the gate control signal line TSL via the standard bus EB.

Durch die wechselweise Abarbeitung des Steuerprogrammes in einem Standardprozessor und einem Spezialprozessor ist eine optimale Umsetzung von unterschiedlichen Algorithmen bzw.By alternately processing the control program in a standard processor and a special processor is an optimal implementation of different algorithms respectively.

Anweisungen möglich. Besonders vorteilhaft ist es, daß ein gemeinsames Abspeichern der prozeßabbildenden Informationen und der im Verlaufe der Steuerprogrammumsetzung gewonnenen Zwischen- und Ergebnisinformationen durchgeführt wird und jeder Prozessor zu diesen Informationen uneingeschränkt Zugriff hat, wobei der Informationsaustausch zu den Peripheriebaugruppen mit der Datenbreite des Standardporzessors und nur von diesem erfolgen kann. Eine Unterteilung und Zuordnung der Peripheriebaugruppen und damit der externen Informationen zu den einzelnen Prozessoren ist nicht erforderlich. Ein weiterer wesentlicher Vorteil liegt in der möglichen Parallelarbeit beider Prozessoren. Aufgrund der autonomen, ohne Hilfeleistung des Standardprozessors möglichen Umsetzung von zugewiesenen Programmkomplexen im Spezialprozessor kann der Standardprozessor Zusatzaufgaben in Form von Hintergrund, programmen übernehmen, wobei ein Unterbrechen nur bei notwendigen Aktivitäten am gemeinsam umzusetzenden Steuerprogramm erfolgen mußInstructions possible. It is particularly advantageous that a common Saving of the process-mapping information and that in the course of the control program implementation obtained intermediate and result information is carried out and each processor has unrestricted access to this information, with the exchange of information to the peripheral modules with the data width of the standard processor and only from this can be done. A subdivision and assignment of the peripheral modules and thus the external information about the individual processors is not necessary. Another major advantage is that both processors can work in parallel. Due to the autonomous implementation that is possible without the assistance of the standard processor of assigned program complexes in the special processor, the standard processor Take on additional tasks in the form of background, programs, with an interruption only take place in the event of necessary activities on the jointly implemented control program got to

Claims (3)

Patentansprüche 1. Elektrische Programmsteueranordnung zur Steuerung von Maschinen und Prozessen mit mehreren Prozessoren und Schnittstellen die als Grundausrüstung mindestens einen bitorientierten und einen wortorientierten mit einem Wortspeicher gekopppelten Prozessor enthält, und bei der an eine als Binärschnittstelle ausgeführte zum Bitprozessor gehörige Busleitung binäre Ein-/ Ausgabeeinheiten und Speichereinheiten sowie an eine als di gitale Schnittstelle ausgeführte zum Wortprozessor gehörige Busleitung über einen Koordinator der Bitprozessor ein Porgrammspeicher, eine Standardperipheire, eine Prozeßperipherie und ein zusätzlicher Rechncr angeschlossen sirid. dadurch gekennzeichnet, daß als Zentraleinheit eine aus einem als Bitprozessor eingesetzten Spezialprozessor (BSP) und einem als Wortprozessor eingesetzten Standardprozessor (WSP) bestehenden Verarbeitungseinheit (VE) und eine aus einem Steuerprogrammspeicher (SPS) und einem Daten- und Abbildspeicher (DAS) aufgebaute Zweiterspeichergruppe (ZSG) über Ein-/Ausgabekanäle (EAK 1; EAK 2; EAK 3; EAK 4) mit einem Spezialprozessorbus (BSB) und einem Standardprozessorbus (WSB) verbunden sind wobei an den Standardprozessorbus (WSB) gleichzeitig über weitere Ein-/Ausgabekanäle (EAK 5; EAK 6) mit dem Steuerobjekt SO verbundene Peripheriebaugruppen und Speicherbaugruppen (SB) angeschlossen sind, und vom durch den zweiten Ein-/Ausgabekanal (EAK 2) mit dem Spezialprozessorbus (BSB) verbundenen Spezi-alprozessor (BSP) über einen aus einer Daten- und Steuerleitung (DSL), einer Steuersignalleitung (STL) und aus einer Aufrufsignalleitung (ASL) bestehenden siebenten Ein-/Auscgabekanal (EAK 7) einerseits über eine Koppeleinheit (KE), einen achten Ein-/Ausgabekanal (EAK 8) und den ersten Ein-/Ausgabekanal (EAK 1) ein Anschluß an den Standardprozessor (WSP) vorhanden ist sowie andererseits eine mit der Steuersignalleitung (STL) und der Aufrufsignalleitung (ASL) verbundene Aufrufeinheit (ARF) durch eine von deren Ausgang abgehende Torsteuersignalleitung (TSI) an Wortprozessorkoppeltore (WPT 1; WPT 2), an Datenbreiteumschalteiniieiten ((jet; UED) und Spezialprozessorkoppeltore (UPT 1; BPT 2) des Steuerprogrammspeichers (SPS) und des Daten- und Abbildspeichers (DAS) angeschlossen sind, die beide über den dritten und vierten Ein-/Ausgabekanal (EAK 3; EAK 4) sowohl mit dem Standardprozessorbus (WSB) als auch mit dem Spezialprozessorbus (BSB) gekoppelt sind. Claims 1. Electrical program control arrangement for controlling of machines and processes with multiple processors and interfaces that are called Basic equipment with at least one bit-oriented and one word-oriented a word memory coupled processor contains, and in the one as a binary interface Executed bus line belonging to the bit processor, binary input / output units and Storage units and a digital interface to the word processor corresponding bus line via a coordinator the bit processor a program memory, a standard peripheral, a process peripheral and an additional computer connected sirid. characterized in that one of a bit processor is used as the central unit used special processor (BSP) and a standard processor used as a word processor (WSP) existing processing unit (VE) and one from a control program memory (SPS) and a data and image memory (DAS) built up second memory group (ZSG) via input / output channels (EAK 1; EAK 2; EAK 3; EAK 4) with a special processor bus (BSB) and a standard processor bus (WSB) are connected to the standard processor bus (WSB) simultaneously via additional input / output channels (EAK 5; EAK 6) with the control object SO connected peripheral modules and memory modules (SB) are connected, and from through the second input / output channel (EAK 2) to the special processor bus (BSB) connected special processor (BSP) via a data and control line (DSL), a control signal line (STL) and a call signal line (ASL) seventh input / output channel (EAK 7) on the one hand via a coupling unit (KE), a eighth input / output channel (EAK 8) and the first input / output channel (EAK 1) a connection to the standard processor (WSP) and on the other hand one to the control signal line (STL) and the calling signal line (ASL) connected calling unit (ARF) by a gate control signal line (TSI) going out from their output to word processor coupling gates (WPT 1; WPT 2), on data width switching units ((jet; UED) and special processor coupling gates (UPT 1; BPT 2) of the control program memory (PLC) and of the data and image memory (DAS) are connected, both via the third and fourth input / output channel (EAK 3; EAK 4) both with the standard processor bus (WSB) and with the special processor bus (BSB) are coupled. 2. Elektrische Programmsteueranordnung zur Steuerung von Maschinen und Prozessoren nach Anspruch 1, dadurch gekennzeichnet, daß als Zentraleinheit eine aus einem ersten Spezialprozessor (USP 1) und einem zweiten Spezialprozessor (BSP 2) sowie einem Standardprozessor (WSP) bestehende Verarbeitungseinheit (VE) und eine erste und zweite aus jeweils einem Steuerprogrammspei cher (SPS 1; SPS 2) und einem Daten- und Abbildspeicher (DAS 1; DAS 2) auf gebaute Zweitorspeichergruppe (ZSG 1; ZSG 2) über Ein-/Ausgabekanäle (EAK 1; EAK 21; EAK 22; EAK 31; EAK 32; EAK 41; EAK 42) mit einem ersten und zweiten Spezialprozessorbus (BSB 1; BSB 2) und einen Standardprozessorbus (WSB) verbunden sind, wobei vom durch die zweiten Ein-/Ausgabekanäle (EAK 21; EAK 22) mit dem ersten und zweiten Spezialprozessorbus (BSB 1, BSB 2) verbundenen ersten und zweiten Spezialprozessor (BSP 1; BSP 2) über einen aus einer Daten- und Steuerleitung (DSL 1; DSL 2), einer Steuersignalleitung (STL 1; STL 2) und aus einer Aufrufsignalleitung (ASL 1; ASL 2) bestehenden siebenten Ein-/ Ausgabekanülen (EAK 71; EAK 72) einerseits über eine erste und zweite Koppeleinfielt (KE 1; KE 2), über achte Ein-/Ausgabekanäle (EAK 81; EAK 82) und den ersten Ein-/Ausgabekanal (EAK 1) ein Anschluß an den Standardprozessor (WSP) vorhanden ist, sowie andererseits eine erste und zweite mit den dazugehörigen Steuersignalleitungen (STL 1; STL 2) und AuFrufsignalleitungen (ASL 1; ASL 2) verbundene Aufrefeinheit (ARE 1; ARE 2) durch ausgangsseitig vorhandene Torsteuersignal leitung (TSL 1; TSL 2) an die Wortprozessorkoppeltore (WPT 11, WPT 12, WPT 21; WPT 22), an die Datenbreiteumschalteinheiten (UES 1; UED 1; UES 2; UED 2) und die Spezialprozessor- koppeltore (BPT 11; 13PT 12; BPT 21; 1sPT 22) der Steuerprogrammspeicher (SPS 1; SPS 2) und Daten- und Abbildspeicher (DAS 1; DAS 2) angeschlossen sind, die über dritte und vierte Ein-/Ausgabekanäle (EAK 31; EAK 32; EAK 41; EAK 42) mit dem Standardprozessorbus (BSB 1; BSB 2) gekoppelt sind 2. Electrical program control arrangement for controlling machines and processors according to claim 1, characterized in that the central unit one of a first special processor (USP 1) and a second special processor (BSP 2) and a standard processor (WSP) existing processing unit (VE) and a first and a second of a control program memory (SPS 1; SPS 2) and a data and image memory (DAS 1; DAS 2) built on a two-port memory group (ZSG 1; ZSG 2) via input / output channels (EAK 1; EAK 21; EAK 22; EAK 31; EAK 32; EAK 41; EAK 42) with a first and second special processor bus (BSB 1; BSB 2) and a standard processor bus (WSB) are connected, with from through the second input / output channels (EAK 21; EAK 22) connected to the first and second special processor bus (BSB 1, BSB 2) first and second special processor (BSP 1; BSP 2) via one of a data and Control line (DSL 1; DSL 2), a control signal line (STL 1; STL 2) and from one Call signal line (ASL 1; ASL 2) existing seventh input / output cannulas (EAK 71; EAK 72) on the one hand via a first and second coupling element (KE 1; KE 2), over eighth input / output channels (EAK 81; EAK 82) and the first input / output channel (EAK 1) there is a connection to the standard processor (WSP), as well as on the other hand a first and second with the associated control signal lines (STL 1; STL 2) and call signal lines (ASL 1; ASL 2) connected recording unit (ARE 1; ARE 2) through the gate control signal line (TSL 1; TSL 2) available on the output side to the word processor coupling gates (WPT 11, WPT 12, WPT 21; WPT 22), to the data width switching units (UES 1; UED 1; UES 2; UED 2) and the special processor coupling gates (BPT 11; 13PT 12; BPT 21; 1sPT 22) the control program memory (PLC 1; PLC 2) and data and image memory (DAS 1; DAS 2) are connected via third and fourth input / output channels (EAK 31; EAK 32; EAK 41; EAK 42) coupled with the standard processor bus (BSB 1; BSB 2) are 3. Elektrische Programmsteueranordnung zur Steuerung von Maschinen und Prozessen nach Anspruch 1 und 2 dadurch gekennzeichnet, daß als Zentraleinheit eine aus einem Spezialprozessor (BSP) und einem Standardprozessor (L,SP) bestehende Verarbeitungseinheit (VE) und eine aus einem Steuerprogramm- und einem Daten- und Abbildspeicher (SPS; DAS) aufgebaute Speichergruppe (SG) über Ein-/Ausgabekanäle (EAK 91; EAK 92; EAK 93; EAK 9) mit einem Einheitsbus (EB) verbunden sind, wobei von dem durch einen Ein-/Ausgabekanal (EAK 92) mit den' Einheitsbus (EB) verbundenen und niit einem Einheitsbuskoppeltor (EBT 2) versehenen Spezialprozessor (BSP) der siebente Ein-/Ausgabekanal (EAK 7) einerseits über die Koppeleinheit (KE) und den achten Ein-/Ausgabekanal (EAK 8) zum mit einem Einheitsbuskoppeltor (EBT 1) versehenen Standardporzessor (WSP) führt, sowie andererseits die mit der Steuersignalleitung (STL) und der Aufrufsignalleitung (ASL) verbundene Aufrufeinheit (ARE) durch die ausgangsseitig vorhandene Torsteuersieínallcitung (TSL) direkt an die Einheitsbuskoppeltore (EUT 1; EUT 2) und über den Einheitsbus (EB) an die Datenbreiteumschalteinheiten (UES; UED) des Steeurprogrammspeichers (SPS) und des Daten und Abbildspeichers (DAS) angeschlossen sind, die beide über Ein-/Ausgabekanäle (EAK 93; EAK 94) mit dem Einheitsbus (EU) gekoppelt sind3. Electrical program control arrangement for controlling machines and processes according to claim 1 and 2, characterized in that the central unit is one of one Special processor (BSP) and a standard processor (L, SP) existing processing unit (VE) and one from a control program and a data and image memory (PLC; DAS) built-up storage group (SG) via input / output channels (EAK 91; EAK 92; EAK 93; EAK 9) are connected to a standard bus (EB), of which one Input / output channel (EAK 92) connected to the standard bus (EB) and not with one A special processor (BSP) equipped with a standard bus coupling gate (EBT 2) is the seventh input / output channel (EAK 7) on the one hand via the coupling unit (KE) and the eighth input / output channel (EAK 8) to the standard processor provided with a standard bus coupling gate (EBT 1) (WSP) leads, as well as on the other hand with the control signal line (STL) and the call signal line (ASL) connected call unit (ARE) through the gate control system on the output side (TSL) directly to the standard bus docking gates (EUT 1; EUT 2) and via the standard bus (EB) to the data width switching units (UES; UED) of the steering program memory (PLC) and the data and image memory (DAS) are connected, both via Input / output channels (EAK 93; EAK 94) are coupled to the standard bus (EU)
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