DE3324820C2

DE3324820C2 -

Info

Publication number: DE3324820C2
Application number: DE19833324820
Authority: DE
Inventors: Hans Dipl.-Ing. 7150 Backnang De Schaetzberger; Ralf-Michael Dipl.-Ing. 7151 Auenwald De Stach
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1983-07-09
Filing date: 1983-07-09
Publication date: 1990-08-16
Also published as: DE3324820A1

Description

Die Erfindung betrifft ein Verfahren zur Bildung eines CMI-Codes gemäß dem Oberbegriff des Patentanspruchs 1 sowie eine Schaltungsanordung zur Durchführung dieses Verfahrens.The invention relates to a method for forming a CMI code according to the preamble of claim 1 and a circuit arrangement to carry out this procedure.

Aus der DE 30 31 579 C 2 ist ein CMI-Codierer bekannt, der ebenfalls aus taktgesteuerten Binärteilern und logischen Verknüpfungsgliedern aufgebaut ist. Bei diesem CMI-Codierer sind aufwendige Schaltungsmaßnahmen notwendig, um die CCITT Empfehlungen der Sixth Plenary Assembly, Geneva, 27 September bis 8 October 1976, erschienen im Orange Book Vol. III-2 der International Telecommunications Union, Geneva 1977, Seiten 402 bis 405, einzuhalten. Des weiteren sind bei der Realisierung nach der DE 30 31 579 C 2 sehr hohe Anforderungen an die Symmetrie des Eingangstaktes zu stellen, da der Eingangstakt mit den Ausgangssignalen der Flip-Flops logisch verknüpft wird. Unsymmetrien im Eingangstakt würden daher zu Ausgangssignalen führen, welche die CCITT-Toleranzen nicht einhalten können.A CMI encoder is known from DE 30 31 579 C 2, which also from clock-controlled binary dividers and logic gates is constructed. This CMI encoder is complex Circuitry measures required to follow the CCITT recommendations Sixth Plenary Assembly, Geneva, September 27 to October 8, 1976, published in the Orange Book Vol. III-2 of the International Telecommunications Union, Geneva 1977, pages 402 to 405. Furthermore, the implementation of the DE 30 31 579 C 2 very high demands on the symmetry of the To set the input clock because the input clock with the output signals the flip-flops is logically linked. Asymmetries in the input clock would therefore become output signals which cannot meet the CCITT tolerances.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Bildung eines CMI-Codes gemäß dem Oberbegriff des Patentanspruchs 1 anzugeben, welches eine sehr einfache, d. h. mit geringem Schaltungsaufwand aufzubauende Schaltungsanordung ermöglicht und welches bezüglich der Symmetrie des Taktes keine Anforderungen stellt.The invention is therefore based on the object of a method for forming a CMI code according to the preamble of claim 1 specify which is a very simple, i.e. H. With low circuit complexity to be built circuit arrangement enables and which regarding the symmetry of the clock has no requirements.

Diese Aufgabe wird durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst.This task is characterized by the characteristics of the Claim 1 solved.

Die weiteren Patentansprüche zeigen Schaltungsanordnungen zur Durchführung dieses Verfahrens auf sowie vorteilhafte Ausgestaltungen. The other claims show circuit arrangements for Implementation of this method as well as advantageous refinements.

Bei der Erfindung müssen keine hohen Forderungen an die Symmetrie des Taktes, bzw. dessen Tastverhältnis, gestellt werden. Die Unabhängigkeit vom Takt kommt dadurch zustande, daß keine logische Verknüpfung des Taktes mit den Ausgangssignalen der Flip-Flops vorgenommen wird. Die Verzögerungsschaltung bestimmt nur die ansteigende Flanke in Bitmitte und kann somit optimal für die Impulsmaske eingestellt werden. Das Datensignal wird bezüglich der logischen 1 und 0 parallel verarbeitet, d. h. in den Signalwegen des 1 und 0 Signals treten bei Verwendung gleicher Bauelemente die gleichen Signallaufzeiten auf. Da für unterschiedliche Signalwege gleichartige Flip-Flops und logische Gatter in zweckmäßigerweise jeweils denselben Gehäusen untergebracht sind, ergeben sich für die beiden Signalwege keine Laufzeitdifferenzen und damit störende Signalverfälschungen.In the invention, there are no high demands on the symmetry of the clock, or its duty cycle. Independence The timing comes from the fact that no logical Linking the clock with the output signals of the flip-flops is made. The delay circuit only determines the rising one Edge in the middle of the bit and can therefore be optimal for the Pulse mask can be set. The data signal is regarding logical 1 and 0 processed in parallel, d. H. in the signal paths of the 1 and 0 signals occur when using the same components the same signal delays. As for different Signal paths of the same type flip-flops and logic gates conveniently housed in the same housings there are no transit time differences for the two signal paths and thus disturbing signal falsifications.

Es wäre zwar denkbar, die CMI codierten Signale zur Störbefreiung mit doppeltem Takt abzutasten, jedoch ist diese Methode insbesondere bei hohen Übertragungsfrequenzen, z. B. bei 140 MHz, schwierig zu realisieren.It would be conceivable for the CMI-coded signals to be interference-free to sample with double measure, however this method is especially at high transmission frequencies, e.g. B. at 140 MHz, difficult to implement.

Anhand der Zeichnungen wird die Erfindung nun näher erläutert. Es zeigtThe invention will now be explained in more detail with reference to the drawings. It shows

Fig. 1 einen prinzipiellen Stromlaufplan eines nach dem erfindungsgemäßen Verfahren konzipierten CMI-Codierers, Fig. 1 shows a basic circuit diagram of a designed by the inventive process CMI encoder,

Fig. 2 ein Impulsdiagramm zu diesem CMI-Codierer und Fig. 2 is a timing diagram for this CMI encoder and

Fig. 3 eine Schaltungsalternative zum CMI-Codierer nach Fig. 1. Fig. 3 is a circuit alternative to the CMI encoder of FIG. 1.

In Fig. 1 ist der Eingang für die Datensignale mit E bezeichnet. Dieser Dateneingang E ist jeweils mit einem ersten Eingang eines ersten und zweiten Exclusiv-ODER-Gatters EX 1, EX 2, und dem D-Eingang eines ersten D-Flip-Flops DF 1 verbunden. Die Ausgänge dieser beiden Exclusiv-ODER-Gatter sind jeweils an die Eingänge D eines zweiten und dritten D-Flip-Flops DF 2, DF 3, geführt. Der invertierende Ausgang Q des zweiten D-Flip-Flops DF 2 ist mit dem zweiten Eingang des ersten Exclusiv-ODER-Gatters EX 1 verbunden. Der nichtinvertierende Ausgang des dritten D-Flip-Flops DF 3 führt zum zweiten Eingang des zweiten Exclusiv-ODER-Gatters EX 2. Der nichtinvertierende Ausgang Q des zweiten D-Flip-Flops DF 2 ist sowohl mit dem ersten Eingang eines dritten Exclusiv-ODER-Gatters EX 3 und mit dem Eingang einer Signalverzögerungsschaltung VZ verbunden. Der Ausgang dieser Verzögerungsschaltung VZ ist an den zweiten Eingang des dritten Exclusiv-ODER-Gatters EX 3 geführt. Ein ODER-Gatter OG 1 verknüpft den invertierenden Ausgang des ersten Flip-Flops DF 1 und den invertierenden Ausgang des dritten Flip-Flops DF 3. Der Ausgang des ODER-Gatters OG 1 und der Ausgang des dritten Exclusiv-ODER-Gatters EX 3 ist über ein viertes Exclusiv-ODER-Gatter EX 4 miteinander verknüpft, an dessen Ausgang das CMI codierte Signal zusammengefügt vorliegt.InFig. 1 is the input for the data signals withE designated. This data inputE is each with a first input first and second exclusive OR gatesEX 1,EX 2nd, and the D input of a first D flip-flopDF 1 connected. The exits these two exclusive OR gates are each to the EntrancesD a second and third D flip-flopDF 2nd,DF 3rd, guided. The inverting outputQ of the second D flip-flop DF 2nd is with the second input of the first exclusive OR gate EX 1 connected. The non-inverting output of the third D flip-flopsDF 3rd leads to the second entrance of the second Exclusive OR gateEX 2nd. The non-inverting output Q of the second D flip-flopDF 2nd is both with the first Input of a third exclusive OR gateEX 3rd and with that Input of a signal delay circuitVZ connected. The Output of this delay circuitVZ is on the second Input of the third exclusive OR gateEX 3rd guided. A OR gateUpper floor 1 links the inverting output of first flip-flopsDF 1 and the inverting output of third flip-flopsDF 3rd. The output of the OR gateUpper floor 1 and the Output of the third exclusive OR gateEX 3rd is about a fourth exclusive-OR gateEX 4th linked together the output of which the CMI-coded signal is combined.

Im Impulsdiagramm gemäß Fig. 2 ist in den ersten beiden Zeilen der Takt und das Datensignal dargestellt. Des weiteren sind die Ausgangssignale der drei Flip-Flops DF 3, DF 1 und DF 2, Zeilen A, B und D, sowie das Ausgangssignal der Verzögerungsschaltung VZ, Zeile H, und die Ausgangssignale der logischen Verknüpfungsglieder OG 1, EX 3 und EX 4, Zeilen C, F und G, dargestellt. Das Signal G repräsentiert das CMI codierte Signal.In the timing chart of FIG. 2 is shown in the first two lines of the clock and the data signal. Furthermore, the output signals of the three flip-flops DF 3 , DF 1 and DF 2 , lines A , B and D , as well as the output signal of the delay circuit VZ , line H , and the output signals of the logic gates OG 1 , EX 3 and EX 4 , Lines C , F and G. The signal G represents the CMI encoded signal.

Wie aus Fig. 2 ersichtlich ist, arbeiten die Flip-Flops DF 2 und DF 3 wechselseitig als taktgesteuerte Binärteiler BT 1 und BT 2 für das dem Eingang E zugeführte Datensignal. Bei Auftreten einer logischen 1 im Datensignal kippt nur das Flip-Flop DF 3 und beim Auftreten einer logischen 0 kippt nur das Flip-Flop DF 2. Flip-Flop DF 2 dient zur Invertierung des Datensignals. Die Verzögerungsschaltung VZ verzögert das Ausgangssignal D des zweiten Flip-Flops DF 2 um eine halbe Taktperiode. Sie bestimmt nur die ansteigende Flanke eines Digitalsignals in Bitmitte und kann somit optimal und unabhängig für die Impulsmaske eingestellt werden. As can be seen from FIG. 2, the flip-flops DF 2 and DF 3 work alternately as clock-controlled binary dividers BT 1 and BT 2 for the data signal supplied to the input E. When a logic 1 occurs in the data signal, only the flip-flop DF 3 topples and when a logic 0 occurs, only the flip-flop DF 2 toggles . Flip-flop DF 2 is used to invert the data signal. The delay circuit VZ delays the output signal D of the second flip-flop DF 2 by half a clock period. It only determines the rising edge of a digital signal in the middle of the bit and can therefore be optimally and independently set for the pulse mask.

Um gleiche Signallaufzeiten in gleichartigen logischen Bausteinen zu erhalten, ist es zweckmäßig, den Schaltungsaufbau des CMI-Codierers nach Fig. 1 abzuwandeln. Diese Abwandlung ist in Fig. 3 dargestellt. Anstelle der Verknüpfung des invertierenden Ausgangs des ersten Flip-Flops DF 1 und des invertierenden Ausgangs des dritten Flip-Flops DF 3 durch das ODER-Gatter OG 1 ist gemäß Fig. 3 eine "Wired OR"-Verknüpfung der Ausgänge von DF 1 und DF 3 vorgesehen. Der "Wired OR"- Verknüpfungspunkt ist dann einem ersten Eingang eines fünften Exclusiv-ODER-Gatters EX 5 zugeführt. Der zweite Eingang des fünften Exclusiv-ODER-Gatters EX 5 wird mit logisch 0 beschaltet. Der Ausgang des fünften Exclusiv-ODER-Gatters EX 5 ist mit dem zweiten Eingang des vierten Exclusiv-ODER-Gatters EX 4 verbunden. Die Zwischenschaltung des fünften Exclusiv-ODER-Gatters EX 5 dient zum Laufzeitausgleich zwischen den Signalwegen für logisch 1 und logisch 0. Das Gatter EX 5 besitzt nämlich dieselbe Signallaufzeit wie das entsprechende Gatter EX 3. Zur noch besseren Laufzeitangleichung werden alle Exclusiv-ODER-Gatters EX 1 bis EX 5 im selben integrierten Schaltkreis untergebracht. Aus den gleichen Gründen sind auch die D-Flip-Flops DF 1, DF 2 und DF 3 zusammen in einem integrierten Schaltkreis untergebracht.At the same signal transit times in the same logical blocks to get, it is appropriate to build the circuit of the CMI encoderFig. 1 to modify. This variation is inFig. 3 shown. Instead of linking the inverting Output of the first flip-flopDF 1 and the inverting Output the third flip-flopDF 3rd by the OR gateUpper floor 1 is according toFig. 3 a "wired OR" link of the exits fromDF 1 andDF 3rd intended. The "Wired OR" - The node is then a first input of a fifth Exclusive OR gateEX 5 fed. The second entrance of the fifth exclusive OR gateEX 5 becomes logical 0 wired. The output of the fifth exclusive-OR gate EX 5 is with the second input of the fourth exclusive OR gate EX 4th connected. Interposition of the fifth Exclusive OR gateEX 5 is used to balance the runtime between the signal paths for logic 1 and logic 0. That gateEX 5 namely has the same signal propagation time as that corresponding gatesEX 3rd. For even better maturity adjustment are all exclusive OR gatesEX 1 toEX 5 in the same integrated circuit. From the same The D flip-flops are also reasonsDF 1,DF 2nd andDF 3rd housed together in an integrated circuit.

Für die Signalverzögerungsschaltung VZ eignet sich im Falle hoher Bitraten, beispielsweise 140 MHz, eine gedruckte Hochfrequenzleitung oder eine Koaxialleitung. Für niedrige Bitraten können monostabile Kippstufen, Laufzeitgatter oder aus getakteten Schieberregistern aufgebaute Laufzeitleitungen verwendet werden.In the case of high bit rates, for example 140 MHz, a printed radio-frequency line or a coaxial line is suitable for the signal delay circuit VZ . For low bit rates, monostable multivibrators, delay gates or delay lines constructed from clocked shift registers can be used.

Claims

1. A method for forming a CMI code from a data signal using clock-controlled binary dividers and logic logic elements, characterized in that two binary dividers are provided which are mutually controlled such that when a logical 0 occurs in the data signal, only the first binary divider its initial state changes and when a logical 1 occurs, only the second binary divider changes its output state, that the data signal is inverted by a clock-controlled inverter stage, that the data signal inverted in this way is linked with the output signal of the second binary divider by a logical OR operation, so that the output signal of the first Binary divider is delayed by half a clock period and that this delayed output signal and the undelayed output signal of the first binary divider are combined by means of a logical exclusive-OR operation and this signal and that of the OR operation u Subject output signal are combined by means of a logical exclusive OR link to the CMI coded data signal.

2. Circuit arrangement for performing the method according to claim 1, using D flip-flops as a binary divider, characterized by the following features:

- The data input ( E ) is connected to a first input of a first and a second exclusive OR gate ( EX 1 , EX 2 ) and to an input of a first D flip-flop ( DF 1 ),
the outputs of the first and second exclusive OR gates ( EX 1 , EX 2 ) are each connected to data inputs of a second and third D flip-flop ( DF 2 , DF 3 ),
the inverting output of the second D flip-flop ( DF 2 ) is connected to the second input of the first exclusive OR gate ( EX 1 ),
the non-inverting output of the third D flip-flop ( DF 3 ) is connected to the second input of the second exclusive OR gate ( EX 2 ),
the non-inverting output of the second D flip-flop ( DF 2 ) is connected both to the first input of a third exclusive OR gate ( EX 3 ) and to the input of a signal delay circuit (VZ),
the output of the delay circuit ( VZ ) is connected to the second input of the third exclusive OR gate ( EX 3 ),
the inverting output of the first D flip-flop ( DF 1 ) is connected to the first input of an OR gate ( OG 1 ),
the inverting output of the third D flip-flop ( DF 3 ) is connected to the second input of the OR gate ( OG 1 ),
the output of the third exclusive-OR gate ( EX 3 ) is connected to the first input of a fourth exclusive-OR gate ( EX 4 ),
- The output of the OR gate ( OG 1 ) is connected to the second input of the fourth exclusive OR gate ( EX 4 ).

3. Circuit arrangement according to claim 2, characterized in that instead of the combination of the inverting output of the first flip-flop ( DF 1 ) and the inverting output of the third flip-flop ( DF 3 ) by the OR gate ( OG 1 ) a " Wired OR linkage of these outputs is provided that the "wired OR" link point is connected to the first input of a fifth exclusive-OR gate ( EX 5 ), that the second input of the fifth exclusive-OR gate ( EX 5 ) is connected to logic 0 and that the output of the fifth exclusive OR gate ( EX 5 ) is connected to the second input of the fourth exclusive OR gate ( EX 4 ).

4. Circuit arrangement according to claim 2 or 3, characterized in that a printed radio-frequency line or a coaxial line is used for the signal delay circuit ( VZ ) in the case of high bit rates.

5. Circuit arrangement according to claim 2 or 3, characterized in that a monostable multivibrator, a delay line constructed from clocked shift registers or a delay gate is used for the signal delay circuit ( VZ ) in the case of low bit rates.

6. Circuit arrangement according to one of claims 3 to 5, characterized in that all flip-flops ( DF 1 , DF 2 , DF 3 ) in a first integrated circuit and all logic gates ( EX 1 , EX 2 , EX 3 , EX 4 , EX 5 ) are housed in a second integrated circuit.