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Statische RAM-Zelle
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Die Erfindung betrifft eine RAN- Zelle nach dem Oberbegriff des Patentanspruchs
1 und ein Verfahren zum Betrieb dieser RAN-Zelle Eine entsprechende 5-Transistor-M0S-Speicherzelle
die im Vergleich zur bekannten, zwei kreuzgekoppelte InvertD eine Wortleitung und
2 komplementäre Datenleitungen aufweisenden 6 Transistor-Speicherzelle einen geringeren
Platzbedarf aufweist9 ist aus der DZ POS 30 28 641 bekannt Diese Speicherschaltung
weist zwei n-Kanal-MOS-Transistoren auf, deren Source-Elektroden mit einer Einschreib-Steuerleitung
verbunden sind. Der erste MOS-Transistor ist mit seiner Drainelektrode unmittelbar
an die Gate-Elektrode des zweiten MOS-Transistors und außerdem über einen Widerstand
an eine Stromversorgungklemme angeschlossen Die Gate-Elektrode des zweiten MOS-Transistors
ist mit einer Datenleitung über die Stromstrecke eines MOS-Schalttransistors verbunden,
dessen Gate-Elektrode an eine Wortleitung angeschlossen ist Die Drainelektrode des
zweiten MOS-Transistors ist mit der Gate-Elektrode des ersten Transistors und außerdem
über einen Lastwiderstand mit der Stromversorgungklemme verbunden. Das Potential
der Einschreib-Steuera leitung ist je nach der gewählten Betriebsart (Schreiben/
Lesen) auf jeweils einem unterschiedlichen Pegel einstellbar. Bei der aus de DE-OS
30 28 641 bekannten 5-Transistor-Speicherzelle wird außer einer Daten- und einer
Wortleitung also noch eine Einschreib-Steuerleitung bzw.
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Steuerspannungsleitung benötigt, die je nach Betriebsart
von
einem unterschiedlichen Potential beaufschiagt wird.
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Aufgrund des Platzbedarfes für die Steuerspannungsleitung ergeben
sich Schwierigkeiten bei der Herstellung einer solchen Speichervorrichtung mit hoher
Integrationsdichte.
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Aufgabe der Erfindung ist es hier Abhilfe zu schaffen und eine statische
RAM-Speicherzelle zu schaffen, die eine Verringerung der Zahl der für die Herstellung
der Speichervorrichtung benötigten Leitungen zuläßt und somit den'zur Integration
benötigten Platzbedarf einer Speicherzelle minimiert.
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Diese Aufgabe wird bei einer Zelle der eingangs genannten Art erfindungsgemäß
durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Dadurch gelingt es eine
5-Transistor-RAM-Zelle zu schaffen, die mit nur einer Wortleitung und einer Datenleitung
zu betreiben ist und ohne Steuerspannungsleitung auskommt. Die erfindungsgemäße
Zelle hat somit im Vergleich zu Zellen nach dem Stand der Technik einen geringeren
Platzbedarf.
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Ausgestaltungen der erfindungsgemäßen RAM-Zelle und ein Verfahren
zum Betrieb der Zelle sind in Unteransprüchen gekennzeichnet.
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Die Erfindung wird im folgenden anhand der Figuren näher erläutert.
Die Figur 1 zeigt das Schaltbild eines Ausführungsbeispiels für eine erfindungsgemäße
Speicherzelle. In der Figur 2 ist das Schaltbild einer erfindungsgemäßen, als "two-port"-RAM
ausgeführten Speicherzelle dargestellt.
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In den Figuren sind gleiche Elemente mit gleichen Bezugszeichen bezeichnet
Die
erfindungsgemäße RAM°Zelle 11 nachdem Ausführungsbeispiel der Figur 1 besteht aus
zwei kreuzgekoppelten9 ein Flip Flop bildenden Invertern 1s 3 und 2, 4, deren einer
Ausgangsknotenpunkt 8 über den von der Wortleitung L 1 angesteuerten Schalttransistor
5 mit der Bitleitung BL 1 verbunden ist9 während der zweite Ausgangsknotenpurlt
9 keine äußere Verbindung aufweist Die 3#nverter 19 3 und 29 4 werden in der Weise
kreuzgekoppelt, daß die Gate-Elektrode des ersten Transistors 1 Mit dar Drain -
Elektrode des zweiten Transistors 2 und die Gate-Elektrode des zweiten Transistors
2 mit der Drain-Elektrode 2 des ersten Transistors 1 verbunden ist0 Die Source-Elektroden
der beiden Transistoren 1 und 2 sind mit Nasse verbunden, während die Drain Blektrode
des ersten Transistors 1 über ein erstes Lastelement 3 und die Drain-Elektrode des
zweiten Transistors 2 über ein zweites Lastelement 4 mit der Versorgungsspannung
VD verbunden sind. Die Wortleitung WL 1 steuert die Gate-Elektrode des Schalttransistors
5, dessen weitere Elektroden mit dem Ausgangsknotenpunkt 8 (Drain-Elektrode des
Transistors 2) und der Bit-Leitung BL 1 verbunden sind.
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Die Lastelemente 3 und 4 können, wie in der Figur 1 gezeigt, als Transistoren,
deren Gate-Elektroden mit den Sounce- Elektroden verbunden sind, ausgeführt sein,
es ist aber auch möglich, sie z. B. als polykristalline Siliciumschicht auszubilden.
Vorteilhafterweise werden als Transistoren 1, 2, 3, 4 und 5 in n-Kanal-MOS-Technik
hergestellte Transistoren verwendet, wobei die Transistoren 3 und 4 als Lastelement-Transistoren
vom Verarmungstyp gepletion Bmode ,selbstleitend), ausgeführt sind
Diese
erfindungsgemäße Speicherzelle ermöglicht ein flächenkleineres Design für ein RAM
mit einfacher Zu.
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griffsmöglichkeit (Single-Port-RAM) als die aus dem Stand der Technik
bekannten Speicherzellen.
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Erfindungsgemäß werden die Bit-Leitungen BL 1 eines aus den Speicherzellen
nach Figur 1 gebildeten RANDS vorgeladen bzw. vorgespannt (.precharged). Die Vorladungsspannung
wird im Bereich des Schaltpunktes der Inverter 1, 3 und 2, 4 gewählt, da ein sicherer
Bereich um diese Spannung herum existiert, in dem eine Änderung des Speicherzelleninhaltes
während eines Lesevorganges ausgeschlossen ist, wobei dieser Bereich von der Kapazität
der Bit-Leitung BL 1 und der Steuer- bzw. Treiberfähigkeit der Speicherzelle 11
abhängt.
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Kann nämlich der Inverter 1, 3, dessen Ausgang 8 über den Schalttransistor
5 zur Bit-Leitung BL1 geht, einen Fehler in der Vorladungsspannung der Bit-Leitung
BL 1 korrigieren, der dazu führen würde, daß der Speicherzelleninhalt verloren geht,
bevor der Fehler sich durch die zwei Inverter 1, 3 und 2, 4 zurück zur Bit-Leitung
BL 1 fortpflanzt, dann bleibt der logische Inhalt der Speicherzelle 11 unverändert.
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Zur näheren Erläuterung sei angenommen, am Ausgangsknoten 8 der Speicherzelle
11 der Figur 1 sei eine "Null" gespeichert und die Bit-Leitung BL 1 werde auf eine
Spannung, die geringfügig über dem Schaltpunkt der Inverter 1, 3 und 2, 4 der Speicherzelle
11 liegt'vor gespannt. Um einen Verlust des Inhalts der Speicherzelle 11 sicher
zu verhindern, muß der Transistor 1 die Bit-Leitung BL 1 schnell genug entladen
können, dawmit die Spannung der Bit-Leitung unter dem Schaltpunkt des
Inverters
ist, bevor das Signal sich durch den Inverter 2, 4 fortpflanzen kann und als '~Null?8
an der #ate-Ele#trode des Transistors 1 erscheint und die Entladung der Bit-Leitung
BL 1 beendet.
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Die Spannungsdifferenz über die Stromstrecke des Transistors 5 begrenzt
den Steuerstrom, verhindert aber auch eine Veränderung des Inhalts der Speicherzelle
41, da sie eine korrektere2 Spannungshöhe am Ausgangsknoten 8 hält Man sieht, daß
die Speicherzelle 11 empfindlich bezüglich Fehlern in der Bit-Leitung-Vorladung
wird wenn die Kapazität der Bit-Leitung BL 1 in Relation zur Steuerleistung der
Speicherzelle 11 ansteigt, wobei die Steuer leistung durch tPD . p ausgedrückt werden
kann g XD - Laufzeit durch einen Inverter, ß = Transkonduktanz des Transistors 1
oder Transistors 3 bei Spannung am Ausgangsknoten 8 - Inverterschaltpunkt).
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Dies trifft auch zu, wenn die Speicherzelle 11 z. B.
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eine n1" speichert und die Vorladespannung der Bit-Leitung BL 1 zu
gering ist. Hier müßte der "Pullup"-Transistor 3, dessen ~ beträchtlich geringer
ist als das des wPulldownl'-Transistors 1 ( # von Transistor 2 so gering wie möglich,
um den Stromfluß durch die Speicherzelle 11 zu minimieren#,den Fehler in der Vorladung
korrigieren. Deshalb ist es von Vorteil, die Vorladungsspannung der Bit-Leitung
BL 1 geringfügig oberhalb des Schaltpunktes der Inverter der Speicherzelle 11, aber
noch im "sicheren Bereich", zu wählen.
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Von diesem Punkt können dann in beiden Richtungen Eorrekturen gemacht
werden.
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Vorzugsweise wird die Vorladespannung der Bit-Leitung BL-1 5 bis 15
% über dem Pegel des Inverterschaltpunktes gewählt.
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Das Lesen der Speicherzelle 11 erfolgt vorteilhafterweise mit einer
Schaltung, deren effektiver Schaltpunkt dem der Inverter der Speicherzelle entspricht,
im einfachsten Fall mittels den Invertern der Speicherzelle 11 entsprechend ausgeführten
Invertern.
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In einem Schreibzyklus muß die Bit-Leitung BL 1 das Potential Null
bzw. Eins über den Schalttransistor 5 zum Ausgangskonten 8 bringen, um dessen Spannung
über den Inverterschaltpunkt zu treiben. Der Schalttransistor 5 benötigt daher eine
Mindestgröße um die Schreibspannungen zu ermöglichen, wird er jedoch zu leitend
gestaltet, so besteht die Gefahr, daß die Speicherzelle -11 während eines Lesezyklus
ihren logischen Zustand nicht behält.
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Um eine "Eins" in die Speicherzelle 11 zu schreiben, muß also genug
Strom zum Ausgangsknoten 8 gebracht werden, um den Transistor 1 zu sättigen, so
daß der Transistor 2 öffnet. Der Transistor 1 geht dann in den nichtleitenden Zustand
und die Speicherzelle 11 ist im Eins-Zustandr (bezogen auf den Ausgangsknoten 8).
Dieser Stromfluß verursacht Spannungsabfälle in jedem Transistor, den er passiert,
so daß am Transistor 1 eine erheblich geringere Spannung anliegt. Der am Ausgangsknoten
8 anliegende Pulldown-Transistor (Transistor 1) wird daher vorteilhafterweise im
Vergleich zu den anderen im Strompfad liegenden Transistoren so ausgeführt, daß
er eine hohe Impedanz aufweist.
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Da das Schreiben und das Lesen in die erfindungsgemäuse Speicherzelle
11 nicht symetrisch geschieht, be steht kein Grund, die Zelle symetrisch zu gestalten.
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Schalttransistor 5 und die Pulldown-Transistoren 1 und 2 können daher
optimiert werden, um eine "Eins" in die Speicherzelle 11 zu schreiben. (Transistor
1 hat hohe Impedanz).
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In einem Beispiel wurden die Depletion-Mode-Transistoren 3 und 4 und
die ##,#ha##ment-Mode-Transistoren 1, 2 und 5 im n-Kanal-M0S-Technik hergestellt
und so dimmensioniert, daß ihre Kanäle folgende Breiten W und Längen L hatten: Transistor
1: W = 3 /um, L = 2,5 um Transistor 2: W = 5 /um L = 2 / um Transistor 3: W = 2
/um, L = 16 /um Transistor 4: W = 2 1um, L = 16 jum Transistor 5: W = 6 /um, L =
2 jum Der Transistor 1 weist also eine erheblich höhere Impedanz als die Transistoren
2 und 5 auf.
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Für jede Bit-Leitung BL 1 eines mit der erfindungsgemäßen Speicherzelle
11 ausgeführten RAM-Arrays ist eine separate Vorspannungszelle vorgesehen, die nach
jedem Lese- oder Schreibvorgang die Vorspannung der Bit-Leitung BL 1 wieder herstellt.
Aufgrund der Vorspannung der Bit-Leitung vor jeder Lesephase "flippt" die Speicherzelle
11 weder von ??Eins?? nach 'ZNull" (Spannung der Bit-Leitung zu gering und Kapazität
der Bit-Leitung im Vergleich zur Zellenkapazität zu groß) noch von "Null" nach "Eins"
(Transistor 1 nicht fähig die Spannung am Ausgangsknoten 8 unterhalb der Schaltspannung
des Transistors 2 zu halten).
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In diesem Falle sind die Bit-Leitungen dynamisch, d.h.
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sie werden vor jeder Lese- und Schreibphase vorgeladen.
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Während eines Lese- oder Schreibvorgangs werden die Bit-Leitungen
aktiv nur von den Transistoren der Speicherzelle 11 und den nicht in der Figur-
dargestellten Schreib-Verstärkerschaltungen beaufschlagt.
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Das oben beschriebene Konzept einer Speicherzelle mit nur einer Bit-Leitung
BL 1 kann in einfacher Weise auf ein "Two-Port"-RAM, d.h. eine Speicherzelle, auf
die zwei unterschiedliche Zugriffe möglich sind, erweitert werden. Ein solches "Two-Port-RAM
wird z. B. in Mikroprozessoren benötigt, deren Datenfluß zwei Busse aufweist und
deren Arihmetisch-Logische-Einheit ein Zweioperantensubsystem ist (z. B. C.Mead,
L.Conway, Introduction To VLSI Systems, Reading, Massachusetts, 1980, Seite 163).
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Die Erweiterung erfolgt, wie in.Lder Figur 2 gezeigt, in der Weise,
daß vom Ausgangsknoten 9 der Speicherzelle ein weiterer Sc>alttransistor 7 zu
einer zweiten
Bit-Leitung BL 2 geführt wird. Der Transistor 7 kann
auch am Ausgangsknoten 8 angeschlossen werden. Die erste Wortleitung WL 1 steuert
die Gate-Elektrode eines dritten Schalttransistors 6, der zwischen Ausgangsknoten
9 und weiterem Schalttransistor 7 geschaltet ist.
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Die Gate-Elektrode des Schalttransistors 7 wird von einer zweiten
Wortleitung WL 2 gesteuert.
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Wegen der zur Vereinfachung des Schreibvorganges notwendigen Asymetrie
der Speicherzelle ist nur einer der beiden Zugänge zur Speicherzelle 12 als Schreib-
und Lese-Port ausgeführt (BL 1, WL 1), während der zweite Zugang nur einen Lesezugang
(Read-Only-Port, BL 2, WL 2) ist. Da das Lesen vom Read-0nly-Po#t durch zwei Serien-Transistoren
6 und 7 erfolgt und der Kontakt für die Bit-Leitungen für zwei benachbarte Zellen
gemeinsam vorgesehen werden kann, führt dies zu einer geringen Zellengröße.
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Die Peripherieschaltkreise zum Vorladen der Bit-Leitungen BL 1, BL
2, zum Lesen und zum Schreiben etc. sind entsprechend dem für die Single-Port-Zelle
entsprechend der Figur 1 beschriebenen ausführbar. In einem Beispiel wurde di die
Depletion-Node-Transistoren 3, 4 und 6 und die Enhencement-Mcde-Transistoren 1,
2, 5 und 7 in h-Eanal-MOS-Technik hergestellt und so dimensioniert, daß ihre Kanäle
folgende Breiten W und Längen L haben: Transistor 1: W = 4 /um, L = 2 /um Transistor
2: W = 6 um, L = 2/um Transistor 3: W = 3 /um, L = 20 /um Transistor 4: W = 3 /um,
L = 20 /um Transistor 5: W = 8 /um, L = 2 /um Transistor 6: W = 6 um, L = 2 1 ~Um
Transistor 7: W = 6 /um, L = 2-/um 2 Figuren 8 Patentansprüche
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