DE3129755A1 - Semiconductor device and method for its fabrication - Google Patents

Semiconductor device and method for its fabrication

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DE3129755A1 DE19813129755 DE3129755A DE3129755A1 DE 3129755 A1 DE3129755 A1 DE 3129755A1 DE 19813129755 DE19813129755 DE 19813129755 DE 3129755 A DE3129755 A DE 3129755A DE 3129755 A1 DE3129755 A1 DE 3129755A1
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Abstract

A semiconductor device according to the invention has semiconductor island zones (13) of a first conductivity type which are separated from one another dielectrically. Formed in each island zone (13) there are a first and a second drain zone (15, 16) of a second conductivity type opposite to the first conductivity type. The first drain zone (16), the island zone (13) and the second drain zone (15) form a lateral transistor. In the first drain zone (16) at least one semiconductor zone (17) of the first conductivity type is formed. Said semiconductor zone (17), the first drain zone (16) and the island zone (13) form a vertical transistor. Provided on a section or on the surface of the island zone (13) there is a first insulating layer (19) which covers at least the junction or the barrier layer between the semiconductor zone (17) and the first drain zone (16) and extends over the first drain zone (16). A polycrystalline silicon layer (18) doped with an impurity of the first conductivity type is formed in such a way that it covers the semiconductor zone (17) and part of the first insulating layer (19). <IMAGE>

Description

Halbleitervorrichtung und Verfahren zu ihrer Semiconductor device and method for its

Herstellung Die Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zu ihrer Herstellung. Insbesondere betrifft die Erfindung eine integrierte Halbleiterschaltung des I2L- bzw. integrierten Injektionslogiktyps sowie ein Verfahren zur Herstellung einer solchen Schaltung. Manufacturing The invention relates to a semiconductor device and a method of making them. In particular, the invention relates to an integrated Semiconductor circuit of the I2L or integrated injection logic type and a method for making such a circuit.

Eine integrierte I2L-Schaltung ist eine integrierte Halbleiterschaltungsvorrichtung des bipolaren Typs, doch kann sie (auch) eine logische Umsetzerschaltung ohne Notwendigkeit für eine Trennzone und eine Widerstandszone bilden.An I2L integrated circuit is a semiconductor integrated circuit device of the bipolar type, but it can (also) be a logic converter circuit without the need for a separation zone and a resistance zone.

Mit einer I2L-Schaltung lassen sich daher im Vergleich zu einer herkömmlichen TTL- bzw. Transistor-Transistor-Logikschaltung o.dgl. eine höhere Integrationsdichte und ein niedrigerer Strombedarf realisieren. Aus diesem Grund wird die I2L-Schaltung als die Elementkonstruktion angesehen, die für die Realisierung eines integrierten bipolaren Schaltkreises groß Integrationsmaßstabs am besten geeignet ist. Auf 1 2L-Schaltungen wurden bereits ausgedehnte Forschungs- und Entwicklungsarbeiten gerichtettund es wurden bereits zahlreiche entsprechende Erzeugnisse praktisch eingesetzt.With an I2L circuit, compared to a conventional TTL or transistor-transistor logic circuit or the like. a higher integration density and realize a lower power requirement. Because of this, the I2L circuit becomes regarded as the element construction necessary for the realization of an integrated large scale integration is best suited for bipolar circuitry is. Extensive research and development has already been carried out on 1 2L circuits court and numerous related products have already been put into practical use.

Da jedoch bei einer solchen I2L-Schaltung ein npn-Transistor zur Durchführung der Umsetz- bzw. Invertieroperation einen umgekehrten bzw. reversierten Aufbau besitzt (die Positionen von Emitter und Kollektor sind dabei vertauscht), sammelt sich in der Basis-oder Emitterzone eine vergleichsweise große Zahl von Minoritätsträgern an, woraus sich eine niedrige Schaltgeschwindigkeit ergibt. Obgleich diese Ansammlung oder Anhäufung von Minoritätsträgern durch eine Kombination aus verkleinerter Vorrichtungsgröße, optimaler Fremdatomverteilung und dgl. bereits verringert werden konnte, ist eine 1 2L-Schaltung mit einer Gate-Verzögerung von weniger als 3 - 5 ns bisher nicht bekannt.However, since such an I2L circuit has an npn transistor for implementation the converting or inverting operation has an inverted structure (the positions of the emitter and collector are reversed), collects in the base or emitter zone has a comparatively large number of minority carriers which results in a low switching speed. Although this collection or accumulation of minority carriers through a combination of reduced device size, optimal foreign atom distribution and the like. Already could be reduced, is one 1 2L circuit with a gate delay of less than 3 - 5 ns has not yet been possible known.

Ein Bericht von D.D. Tang u.a. mit Titel "Sub-Nanosecond Self-Aligned I²L/MTL Circuits" (1979), 1979 IEDM/Technical Digest, S. 201-204, zeigt daß eine Gate-Verzögerung von 0,9 ns erzielt werden konnte. Diese l'Subnanosekunden"-I²L-Konstruktion verwendet eine vertiefte bzw. ausgesparte Oxidschicht zur Trennung der Gate-Elektroden und zur Herabsetzung der Seitenwandkapazität. Oberseitige (top) Kollektoren von reversierten npn-Transistoren als Umsetzer werden durch Arsendotierung aus einer unmittelbar auf einer epitaxialen Schicht ausgebildeten polykristallinen, Arsen-dotierten Siliziumschicht geformt.A report by D.D. Tang et al. With the title "Sub-Nanosecond Self-Aligned I²L / MTL Circuits "(1979), 1979 IEDM / Technical Digest, pp. 201-204 shows that one Gate delay of 0.9 ns could be achieved. This 1 subnanosecond I²L construction uses a recessed oxide layer to separate the gate electrodes and to decrease the sidewall capacity. Top collectors from reversed npn transistors as converters are made from a polycrystalline, arsenic-doped, formed directly on an epitaxial layer Shaped silicon layer.

Die Oberfläche und die Seitenwände dieser Arsen-dotierten polykristallinen Siliziumschicht werden oxidiert, worauf so geätzt wird, daß die oxidierten Schichten aus den Seitenwänden oder -flächen dieser Siliziumschicht zurückbleiben. Auf diese Weise werden die Basis-Kontaktlöcher selbsttätig auf die Ränder der Kollektoren ausgerichtet.The surface and the side walls of this arsenic-doped polycrystalline Silicon layers are oxidized, which is then etched so that the oxidized layers remain from the side walls or surfaces of this silicon layer. on in this way the base contact holes are automatically applied to the edges of the collectors aligned.

Dieses Verfahren stützt sich auf die Tatsache, daß die Oxidationsgeschwindigkeit bzw. -größe von polykristallinem Silizium, das mit einer großen Fremdatommenge dotiert ist, wesentlich größer ist als diejenige einer epitaxialen Siliziumschicht. Wenn nämlich die dotierte polykristalline Siliziumschicht oxidiert wird, bildet sich.auf ihrer Oberfläche und ihren Seitenflächen eine vergleichsweise dicke Oxidschicht, während auf der epitaxialen Schicht nur eine sehr dünne Oxidschicht entsteht. Aus diesem Grund bleibt auch nach dem Ätzen der dünnen Oxidschicht auf der epitaxialen Schicht die dicke Oxidschicht auf den Seitenflächen der dotierten polykristallinen Siliziumschicht zurück, so daß das Basis-Kontaktloch mit Selbstausrichtung bzw. -justierung zwischen den Seitenflächen geformt werden kann.This method relies on the fact that the rate of oxidation or size of polycrystalline silicon doped with a large amount of foreign atoms is, is much larger than that of an epitaxial silicon layer. if namely the doped polycrystalline silicon layer is oxidized, forms its surface and its side faces a comparatively thick oxide layer, while only a very thin oxide layer is formed on the epitaxial layer. the end for this reason, the thin oxide layer remains on the epitaxial layer even after the etching Layer the thick oxide layer on the side faces of the doped polycrystalline Silicon layer back, so that the base contact hole with self-alignment or adjustment can be formed between the side surfaces.

Wenn jedoch, wie sich aus der Teilschnittdarstellung von Fig. 1 ergibt, eine epitaxiale Schicht l zur Ausbildung eines oberseitigen (top) Kollektors 2 tief mit Arsen dotiert wird, diffundiert das Arsen gleichzeitig auch in seitlicher Richtung. Beim Ätzen einer Oxidschicht 4 werden daher auch deren auf den Seitenflächen einer polykristallinen Siliziumschicht 3 befindlichen Teile (weg)-geätzt. Hierbei kann ohne weiteres der Übergang bzw.If, however, as can be seen from the partial sectional view of FIG. 1, an epitaxial layer 1 for forming a top collector 2 deep is doped with arsenic, the arsenic also diffuses in the lateral direction at the same time. When an oxide layer 4 is etched, its on the side surfaces of a polycrystalline silicon layer 3 located parts (away) -etched. Here can the transition or

die Sperrschicht (junction) des oberseitigen Kollektors 2 und der epitaxialen Schicht (Basis) 1 freigelegt werden.the junction of the top collector 2 and the epitaxial layer (base) 1 are exposed.

Wenn sodann eine Metallschicht 5 ausgebildet wird, können Kollektor und Basis gegeneinander kurzgeschlossen werden.If a metal layer 5 is then formed, collector and base are short-circuited against each other.

Auch wenn die Fremdatomdiffusion in den Kollektor (nur) flach erfolgt, ist es schwierig, eine Oxidschicht ausreichender Dicke auf den Seitenflächen der polykristallinen Siliziumschicht in der Nähe der Grenzfläche zwischen dieser Siliziumschicht und der epitaxialen Schicht auszubilden. Die Kollektor-Basis-Sperrschicht kann somit beim Ätzen der Oxidschicht freigelegt werden, wodurch ein Kurzschluß eingeführt wird. Obgleich die bisherigen I²L-Schaltungen ausgezeichnete Betriebseigenschaften besitzen, sind sie eben mit dem Mangel behaftet daß dabei ein Kollektor-Basis-Kurzschluß auftreten kann.Even if the foreign atom diffusion into the collector is (only) flat, it is difficult to make an oxide layer more sufficient Thick on the Side surfaces of the polycrystalline silicon layer in the vicinity of the interface between to form this silicon layer and the epitaxial layer. The collector-base barrier can thus be exposed when etching the oxide layer, creating a short circuit is introduced. Although the previous I²L circuits have excellent operating characteristics own, they are just afflicted with the defect that there is a collector-base short circuit can occur.

Aufgabe der Erfindung ist damit insbesondere die Schaffung einer Halbleitervorrichtung, welche die Vorteile der bisherigen Halbleitervorrichtungen der angegebenen Art optimal ausnutzt, dabei aber deren Nachteile vermeidet, sowie eines Verfahrens zur Herstellung einer solchen Halbleitervorrichtung.The object of the invention is thus in particular to create a semiconductor device, which optimally take advantage of the previous semiconductor devices of the specified type exploits, but avoids their disadvantages, as well as a method for production such a semiconductor device.

Diese Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale und Maßnahmen gelöst.This object is characterized by what is stated in the attached claims Features and measures resolved.

Eine erfindungsgemäße Halbleitervorrichtung weist eine dielektrisch getrennte (isolated) -Halbleiter-Inselzone eines ersten Leitungstyps auf. Innerhalb der Inselzone sind erste und zweite Senkenzonen (well regions) eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps ausgebildet. Die erste Senkenzone, die Inselzone und die zweite Senkenzone bilden dabei einen Lateraltransistor.A semiconductor device according to the invention has a dielectric separate (isolated) semiconductor island zone of a first conductivity type. Within of the island zone are the first and second well regions of a second, the formed first conduction type opposite conduction type. The first sink zone, the island zone and the second sink zone form a lateral transistor.

In der ersten Senkenzone ist mindestens eine Halbleiterzone des ersten Leitungstyps vorgesehen, die zusammen mit der ersten Senkenzone und der Inselzone einen Vertikaltransistor bildet.In the first sink zone there is at least one semiconductor zone of the first Line type provided, which together with the first sink zone and the island zone forms a vertical transistor.

Auf einem Abschnitt der Inselzone ist eine erste Isolierschicht ausgebildet, die zumindest die Sperrschicht der Halbleiterzone mit der ersten Senkenzone bedeckt und sich über die erste Senkenzone erstreckt.A first insulating layer is formed on a portion of the island zone, which covers at least the barrier layer of the semiconductor zone with the first sink zone and extends over the first sink zone.

Eine mit einem Fremd atom des ersten Leitungstyps dotierte polykristalline Siliziumschicht ist so ausgebildet, daß sie die Halbleiterzone und einen Teil der ersten Isolierschicht bedeckt. Eine zweite Isolierschicht ist im wesentlichen auf der Oberfläche und auf den Seitenflächen dieser polykristallinen Siliziumschicht ausgebildet.A polycrystalline doped with a foreign atom of the first conductivity type Silicon layer is designed so that it the semiconductor zone and part of the first layer of insulation covered. A second insulating layer is essentially on the surface and on the side faces of this polycrystalline silicon layer educated.

Da bei der Halbleitervorrichtung mit dem beschriebenen Aufbau die erste Isolierschicht vorhanden ist, wird die Kollektor-Basis-Sperrschicht beim Ätzen zur Ausbildung des Basis-Kontaktlochs nicht freigelegt, so daß auch ein Kollektor-Basis-Kurzschluß bei der Ausbildung der Metallschicht verhindert wird. Darüber hinaus wird erfindungsgemäß die Ansammlung von Minoritätsträgern in Basis- oder Emitterzone des reversierten (reversed) npn-Transistors kaumoerhöht, während im Vergleich zur I²L-Konstruktion nach der genannten Literaturstelle eine höhere Arbeitsgeschwindigkeit realisiert und eine zufriedenstellend große Integrationsdichte erzielt werden können.Since in the semiconductor device having the structure described, the If the first insulating layer is present, it becomes the collector-base barrier during etching not exposed to form the base contact hole, so that a collector-base short-circuit is prevented in the formation of the metal layer. In addition, according to the invention the accumulation of minority carriers in the base or emitter zone of the reversed (reversed) npn transistor hardly increased, while compared to the I²L construction realized a higher operating speed according to the cited reference and a satisfactorily large integration density can be achieved.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand der beigefügten Zeichnung näher erläutert. Es zeigen: Fig. 1 eine Teilschnittansicht eines kurzgeschlossenen Teils einer Kollektor-Basis-Sperrschicht bei einer bisherigen I²L-Konstruktion, Fig. 2 eine Teil-Schnittansicht einer Halbleitervorrichtung gemäß einer Ausführungsform der Erfindung, Fig. 3A bis 3F Schnittansichten zur Veranschaulichung aufeinanderfolgender Verfahrensschritte bei einem Verfahren zur Herstellung der Halbleitervorrichtung nach Fig. 2, Fig. 4 eine Aufsicht auf die Anordnung nach Fig. 3F und Fig. 5 und 6 Schnittansichten anderer Ausführungsformen der Erfindung.The following are preferred embodiments of the invention in comparison to the state of the art explained in more detail with reference to the accompanying drawing. Show it: Figure 1 is a partial cross-sectional view of a shorted portion of a collector-base junction with a previous I²L construction, Fig. 2 is a partial sectional view a semiconductor device according to an embodiment of the invention, FIGS. 3A to 3F sectional views to illustrate successive process steps in a method for manufacturing the semiconductor device according to FIG. 2, FIG. 4 shows a plan view of the arrangement according to FIG. 3F and FIGS. 5 and 6 are sectional views other embodiments of the invention.

Fig. 1 ist eingangs bereits erläutert worden. In den Figuren sind einander entsprechende Teile mit jeweils gleichen Bezugsziffern bezeichnet.Fig. 1 has already been explained at the beginning. In the figures are Corresponding parts are denoted by the same reference numerals.

Fig. 2 veranschaulicht eine erfindungsgemäße Halbleitervorrichtung in Form einer integrierten I²L-Schaltung.Fig. 2 illustrates a semiconductor device according to the invention in the form of an integrated I²L circuit.

Diese Halbleitervorrichtung weist ein n -Typ-Halbleitersubstrat 11 und eine auf diesem ausgebildete epitaxiale n-Typ-Schicht 13 auf. Diese epitaxiale Schicht 13 ist von benachbarten epitaxialen Schichten unter Festlegung einer Inselzone durch (jeweils)- eine versenkte Oxidschicht 12 getrennt. In dieser Inselzone 13 sind voneinander getrennte p-Typ-Senkenzonen 15 und 16 ausgebildet. Auf diesen Senkenzonen 15 und 16 sowie auf dem freiliegenden Teil der epitaxialen Schicht 13 ist eine Isolierschicht 14 ausgebildet. Diese p-Senkenzonen 15 und 16 sowie die epitaxiale Schicht 13 bilden einen pnp-Lateraltransistor, bei dem die p-Senkenzone 15 den Emitter (Injektor), die epitaxiale Schicht 13 die Basis und die p-Senkenzone 16 den Kollektor bilden.This semiconductor device has an n-type semiconductor substrate 11 and an n-type epitaxial layer 13 formed thereon. This epitaxial Layer 13 is of adjacent epitaxial layers defining an island zone by (each) - a sunk oxide layer 12 separated. In this island zone 13 p-type drain regions 15 and 16 separated from each other are formed. On these sink areas 15 and 16 as well as on the exposed part of the epitaxial layer 13 is an insulating layer 14 trained. These p-well zones 15 and 16 as well as the epitaxial layer 13 form a pnp lateral transistor, in which the p-drain zone 15 is the emitter (injector), the epitaxial layer 13 forms the base and the p-well region 16 forms the collector.

In der p-Senkenzone 16 sind n-Typ-Zonen 17 ausgebildet, die durch Eindiffundieren eines n-Typ-Fremdatoms aus einer darauf ausgebildeten, dotierten polykristallinen Siliziumschicht 18, die in hoher Konzentration mit diesem n-Fremdatom dotiert ist, entstanden sind. Die n-Zone 17, die p-Senkenzone 16 und die epitaxiale Schicht 13 bilden einen reversierten npn-Vertikaltransistort bei dem die n-Zone 17 den Kollektor, die p-Senkenzone 16 die Basis und die epitaxiale Schicht 13 den Emitter bilden.In the p-well region 16, n-type regions 17 are formed through Diffusing in an n-type impurity from a doped one formed thereon polycrystalline silicon layer 18, which is in high concentration with this n-type impurity is endowed. The n-zone 17, the p-well zone 16 and the epitaxial Layer 13 form a reversed npn vertical transistor in which the n-zone 17 the collector, the p-well zone 16 the base and the epitaxial layer 13 den Form emitter.

Eine die n-Zone 17 umgebende Isolierschicht ist unmittelbar unter dem Rand der dotierten polykristallinen Siliziumschicht 18 ausgebildet, d.h. auf der p-Senkenzone 16, und zwar derart, daß sie zumindest den Übergang bzw.An insulating layer surrounding the n-zone 17 is immediately below formed on the edge of the doped polycrystalline silicon layer 18, i.e. on of the p-well zone 16, in such a way that they at least the transition or

die Sperrschicht der oberseitigen n-Typ-Kollektorzone 17 mit der p-Senkenzone 16 bedeckt und sich über eine Strecke W auf der p-Senkenzone 16 erstreckt. Diese Erstreckung W der Isolierschicht 19 ist so groß gewählt, daß die Sperrschicht zwischen dem oberseitigen n-Kollektor 17 und der p-Senkenzone 16 nicht freigelegt wird, wenn die dotierte polykristalline Siliziumschicht 18 zur selektiven Zurücklassung von Teilen derselben sowie zur Ausbildung von Basis-Kontaktlöchern 20 geätzt wird. Diese Erstreckung W muß daher unter Berücksichtigung der Maskengenauigkeit und der seitlichen Ätzstrecke bestimmt werden. In der Praxis kann diese Erstreckung W 2 bis 3 pirt betragen. Aufgrund des Vorhandenseins dieser Isolierschicht 19 wird die Kollektor-Basis-Sperrschicht nicht freigelegt, und bei der Ausbildung einer Metallschicht 21 wird somit ein Kurzschluß zwischen dem Kollektor und der Basis verhindert.the barrier layer of the upper-side n-type collector region 17 with the p-well region 16 and extends over a distance W on the p-well zone 16. These Extension W of the insulating layer 19 is chosen so large that the barrier layer between the top-side n-collector 17 and the p-sink region 16 is not exposed when the doped polycrystalline silicon layer 18 for selectively leaving behind Parts of the same and to form base contact holes 20 is etched. These Extension W must therefore take into account the mask accuracy and the lateral Etching distance can be determined. In practice, this extension can pirt W 2 to 3 be. Due to the presence of this insulating layer 19, it becomes the collector-base barrier layer is not exposed, and thus, when a metal layer 21 is formed, a short circuit becomes prevented between the collector and the base.

Die dotierte polykristalline Siliziumschicht 18 dient auch als Kollektor-Stift. Auf der Oberfläche und auf den Seitenflächen der zurückgebliebenen Muster dieser Siliziumschicht 18 ist außerdem eine Isolierschicht 22 vorgesehen, welche diese Siliziumschicht 18 gegenüber der Metallschicht 21 isoliert.The doped polycrystalline silicon layer 18 also serves as a collector pin. On the surface and on the side faces of the remaining patterns of these Silicon layer 18, an insulating layer 22 is also provided, which this Silicon layer 18 insulated from metal layer 21.

Im folgenden ist ein Verfahren zur Herstellung der erfindungsgemäßen Halbleitervorrichtung mit dem beschriebenen Aufbau zunächst anhand der Fig. 3A bis 3F und 4 und sodann anhand der Fig. 5 und 6 erläutert.The following is a method of making those of the present invention Semiconductor device with the structure described first with reference to FIGS. 3A to 3F and 4 and then explained with reference to FIGS. 5 and 6.

Zunächst wird gemäß Fig. 3A die epitaxiale Siliziumschicht 13 mit einer Dicke von 0,5 bis 1,5-m und einer n-Typ-Fremdatomkonzentration von 1 x 1015 bis 5 x 1016 cm-³ auf einem n+-Typ-Halbleitersubstrat, z.B. einem n+-Siliziumsubstrat 11 ausgebildet. Sodann werden zur Festlegung von Inselzonen die beispielsweise 1 pm dicken versenkten Oxidschichten 12 durch Ätzen und Oxidation mit Maske geformt.First, the epitaxial silicon layer 13 is shown in FIG. 3A a thickness of 0.5 to 1.5 m and an n-type impurity concentration of 1 x 1015 to 5 x 1016 cm-³ on an n + type semiconductor substrate, e.g., an n + silicon substrate 11 formed. Then, for the definition of island zones, the 1 pm thick sunk oxide layers 12 formed by etching and oxidation with a mask.

Sodann wird gemäß Fig. 3B auf der Oberfläche jeder Inselzone eine streifenförmige, z.B. etwa 4000 i dicke Oxid-Isolierschicht 14 ausgebildet, die senkrecht zur Querrichtung des Substrats verläuft. Unter Heranziehung dieser Oxidschicht 14 als Maske wird ein p-Typ-Fremdatom, wie EDr, von der nach außen hin freiliegenden Oberfläche der Inselzone 13 aus eindiffundiert, um p-Typ-Senkenzonen 15 und 16 zu formen. Die Diffusionstiefe kann dabei z.B. 0,6 µm betragen, und der Schichtwiderstand der Senkenzonen 15 und 16 kann bei 250 #/# bzw. #/cm2 liegen. Bei diesem Diffusionsvorgang wird auf der freiliegenden Oberfläche der Inselzone 13 eine dünne Siliziumoxidschicht 19b mit einer Dicke von z.B.Then, as shown in FIG. 3B, on the surface of each island zone strip-shaped, e.g. runs perpendicular to the transverse direction of the substrate. Using this oxide layer 14 as a mask becomes a p-type impurity such as EDr from the one exposed to the outside Surface of the island zone 13 diffused out to p-type sink zones 15 and 16 to shape. The diffusion depth can be e.g. 0.6 µm and the sheet resistance the sink zones 15 and 16 can be 250 # / # or # / cm2. In this diffusion process becomes a thin silicon oxide layer on the exposed surface of the island region 13 19b with a thickness of e.g.

etwa 500 # ausgebildet. Im nächsten, in Fig. 3C veranschaulichten Verfahrensschritt wird eine Isolierschicht, z.B. eine Siliziumnitridschicht 19a mit einer Dicke von 1000 A nach einem chemischen Aufdampfverfahren (CVD) auf der gesamten Oberfläche der Anordnung nach Fig. 3B ausgebildet, ohne daß die Siliziumoxidschicht 19b entfernt werden. Sodann werden die Siliziumnitridschicht 19a und anschließend die Siliziumoxidschicht 19b auf den p-Senkenzonen 16 nach einem Photoätzverfahren zur Ausbildung von Kollektor-Kontaktlöchern 23 selektiv geätzt. Hierauf wird gemäß Fig. 3D auf der Gesamtoberfläche der Anordnung die beispielsweise etwa 4000 dicke polykristalline Siliziumschicht 18, die in hoher Konzentration von z.B. 1019 bis 1021 cm-3 mit einem n-Typ-Fremdatom, wie Phosphor oder Arsen, dotiert ist, ausgebildet. Die Ausbildung dieser dotierten, polykristallinen Siliziumschicht 18 kann durch unmittelbares Auftragen bzw. Niederschlagen von dotiertem polykristallinen Silizium in einer ein n-Fremdatom enthaltenden Atmosphäre nach dem chemischen Aufdampfverfahren erfolgen; wahlweise kann nach dem chemischen Aufdampfverfahren undotiertes polykristallines Silizium niedergeschlagen und dann nach dem Ionenimplantations- bzw.trained about 500 #. In the next, illustrated in Fig. 3C Process step is an insulating layer, e.g. a silicon nitride layer 19a with a thickness of 1000 Å by a chemical vapor deposition process (CVD) of the entire surface of the arrangement according to FIG. 3B without the silicon oxide layer 19b can be removed. Then the silicon nitride layer 19a and then the silicon oxide film 19b on the p-well regions 16 by a photo-etching method selectively etched to form collector contact holes 23. Then according to Fig. 3D on the total surface of the arrangement, for example about 4000 thick polycrystalline silicon layer 18, which in high concentration of e.g. 1019 to 1021 cm-3 doped with an n-type impurity such as phosphorus or arsenic is formed. The formation of this doped, polycrystalline silicon layer 18 can by direct application or deposition of doped polycrystalline silicon in an atmosphere containing an n-type impurity by the chemical vapor deposition method take place; alternatively, undoped polycrystalline can be obtained by chemical vapor deposition Silicon is deposited and then after the ion implantation or

-spickverfahren mit einem vorbestimmten n-Fremdatom dotiert werden. Auf die zuletzt beschriebene Weise kann diese Siliziumschicht 18 gleichmäßiger und schneller hergestellt werden, weil sich undotiertes polykristallines Silizium schneller niederschlagen läßt.-pick method are doped with a predetermined n-type impurity. In the last-described manner, this silicon layer 18 can be more uniform and can be produced faster because undoped polycrystalline silicon dissolves faster can be knocked down.

Im nächsten Verfahrens schritt wird die dotierte polykristalline Siliziumschicht 18 selektiv weggeätzt, wobei die Teile dieser Siliziumschicht zurückbleiben, unter denen Kollektoren ausgebildet werden sollen und die sich zum Teil auf den Siliziumnitridschichten 19a befinden, so daß Löcher 24 gebildet werden, durch welche hindurch die Siliziumnitridschichten 19a nach außen freiliegen. Anschließend werden die Kollektorzonen 17 ausgebildet, indem das in der dotierten polykristallinen Siliziumschicht 18 enthaltene Fremdatom durch Erwärmung auf etwa 800 bis 10000C in einer Sauerstoffatmosphäre oder in (Wasser0Dampf eindiffundiert wird. Gleichzeitig damit werden auf den Oberflächen und Seitenflächen der verbliebenen Teile der freigelegten polykristallinen Siliziumschicht 18 (vgl.The next step is the doped polycrystalline silicon layer 18 selectively etched away, leaving the parts of this silicon layer behind which collectors are to be formed and which are partly on the silicon nitride layers 19a, so that holes 24 are formed through which the silicon nitride layers 19a after exposed outside. Then the collector zones 17 formed by the contained in the doped polycrystalline silicon layer 18 Foreign atom by heating to around 800 to 10000C in an oxygen atmosphere or water / vapor is diffused into (. Simultaneously with this, on the surfaces and side surfaces of the remaining parts of the exposed polycrystalline silicon layer 18 (cf.

Fig. 3E) dicke Siliziumoxidschichten 22 mit einer Dicke von z.B. 2000 bis 3000 2 ausgebildet. Bei diesem Vorgang werden die nach außen frei liegenden Siliziumnitridschichten l9a nicht oxidiert.Fig. 3E) thick silicon oxide layers 22 with a thickness of, for example, 2000 up to 3000 2 trained. During this process, the outwardly exposed Silicon nitride layers 19a not oxidized.

Im nächsten Verfahrensschritt gemäß Fig. 3F werden unter Benutzung der Siliziumoxidschichten 22 als Maske die freiliegenden Siliziumnitridschichten 19a durch reaktives Ionenätzen oder Plasmaätzen geätzt, während die freiliegenden Siliziumoxidschichten l9b unter Benutzung der restlichen Siliziumnitridschicht 19a als Maske geätzt werden. Da die Siliziumoxidschichten 22 ausreichend (z.B. 4- bis 6-mal) dicker sind als die Siliziumoxidschichten 19b, werden sie beim Ätzvorgang nicht abgetragen. Auf diese Weise werden die Basis-Kontaktlöcher 20 mit Selbstausrichtung bzw. -justierung ausgebildet. Mit anderen Worten: Die Basis-Kontaktlöcher 20 werden ohne die Notwendigkeit für eine Maskenjustierung geformt, vielmehr werden dafür während des selektiven Ätzens der dotierten polykristallinen Siliziumschicht 18 entstandene Löcher benutzt. Zum besseren Verständnis der Erfindung veranschaulicht Fig. 4 die Anordnung nach Fig. 3F schematisch in Aufsicht.In the next method step according to FIG. 3F, using of the silicon oxide layers 22 as a mask, the exposed silicon nitride layers 19a etched by reactive ion etching or plasma etching, while the exposed Silicon oxide layers 19b using the remaining silicon nitride layer 19a be etched as a mask. Since the silicon oxide layers 22 are sufficient (e.g., 4- to 6 times) thicker than the silicon oxide layers 19b, they become during the etching process not worn away. In this way, the base vias 20 become self-aligned or adjustment formed. In other words, the base vias 20 become without the need for mask adjustment, rather, are molded for it during the selective etching of the doped polycrystalline silicon layer 18 resulting holes are used. Illustrated for better understanding of the invention 4 shows the arrangement according to FIG. 3F schematically in a top view.

Schließlich wird eine Metallschicht, etwa eine Aluminiumschicht (die Aluminiumschicht 21 gemäß Fig. 2), auf der Oberfläche des in Fig. 3F dargestellten Gebildes geformt. Nach einer vorbestimmten Musterformung (patterning) dieser Aluminiumschicht 21 wird die in Fig. 2 dargestellte I²L-Halbleitervorrichtung gemäß der Erfindung erhalten.Finally, a layer of metal, such as an aluminum layer (the Aluminum layer 21 according to FIG. 2), on the surface of the one shown in FIG. 3F Structure shaped. After a predetermined patterning this aluminum layer 21 becomes the I²L semiconductor device shown in FIG obtained according to the invention.

Bei der beschriebenen Anordnung kann in Übereinstimmung mit der Aufgabe der Erfindung ein Kurzschluß zwischen Kollektor und Basis durch die Siliziumnitridschichten 19a im wesentlichen auch dann verhindert werden, wenn die Siliziumoxidschichten 19b nicht vorgesehen sind.With the arrangement described, in accordance with the task According to the invention, a short circuit between the collector and the base through the silicon nitride layers 19a can be essentially prevented even if the silicon oxide layers 19b are not provided.

Wenn jedoch die Siliziumnitridschichten unmittelbar auf Silizium ausgebildet werden, kann an ihrer Grenzfläche eine Kristallversetzung bzw -verschiebung auftreten. Aus diesem Grund werden bevorzugt die Siliziumoxidschichten 19b ausgebildet, um diese Kristallversetzung möglichst klein zu halten.However, if the silicon nitride layers are formed directly on silicon crystal dislocation or displacement can occur at their interface. For this reason, the silicon oxide layers 19b are preferably formed to to keep this crystal dislocation as small as possible.

Die durch thermische Oxidation der polykristallinen Siliziumschicht hergestellten Siliziumoxidschichten 22 neigen zur Bildung von Feinlöchern, wobei gelegentlich ein Kurzschluß zwischen den Metallschichten 21 und den polykristallinen Siliziumschichten 18 auftreten kann.The result of thermal oxidation of the polycrystalline silicon layer produced silicon oxide layers 22 tend to form pinholes, wherein occasionally a short circuit between the metal layers 21 and the polycrystalline ones Silicon layers 18 can occur.

Zur Vermeidung dieser Erscheinung kann nach der Herstellung des Gebildes gemäß Fig. 3D nach dem chemischen Aufdampfverfahren gemäß Fig. 5 eine Siliziumoxidschicht 50 auf der polykristallinen Siliziumschicht 18 ausgebildet werden, worauf die angestrebte Halbleitervorrichtung nach dem anhand der Fig. 3E und 3F beschriebenen Verfahren hergestellt bzw. fertiggestellt werden kann.To avoid this phenomenon, after the production of the structure According to FIG. 3D, according to the chemical vapor deposition process according to FIG. 5, a silicon oxide layer 50 are formed on the polycrystalline silicon layer 18, whereupon the desired Semiconductor device according to the method described with reference to FIGS. 3E and 3F can be manufactured or completed.

Nach dem Eindiffundieren des Fremdatoms zur Herstellung der Kollektoren wird die Osidschicht 50 erwärmt, so daß sie eine Dichte erhält, welche derjenigen einer thermisch oxidierten Schicht vergleichbar ist.After the foreign atom has diffused in to produce the collectors For example, the osid layer 50 is heated to have a density similar to that of those is comparable to a thermally oxidized layer.

Weiterhin können gemäß Fig. 6 dünne polykristalline Siliziumschichten 60, die ein p-Fremdatom, z.B. Bor, 19 20 -3 mit einer Konzentration von 1 x 10 bis 1 x 1 cm enthalten, in einer Dicke von z.B. 2000 bis 3000 Ä auf den durch die Basis-Kontaktlöcher 20 hindurch nach außen frei liegenden Teilen der Senkenzonen 16 ausgebildet werden, wonach die Aluminiumschicht(en) 21 auf dieser Anordnung ausgebildet und gemustert werden kann (können) Auf diese Weise kann eine Trennung (disconnection) der Aluminiumschicht 21 aufgrund der überhängenden Anordnung beim Ätzen der Siliziumoxidschclten 19b nach dem Ätzen der Siliziumnitridschichten 19a verhindert werden. Weiterhin wird durch das Eindiffundieren des p-Fremdatoms aus der polykristallinen Siliziumschicht 60 die Kollektor-Basis-Sperrschicht einwärts verlagert, so daß ihre Freilegung vermieden werden kann. Außerdem kann durch Ausbildung der Schicht 60 der Basis-Kontaktwiderstand wirksam herabgesetzt werden.Furthermore, according to FIG. 6, thin polycrystalline silicon layers can be used 60, which is a p-impurity, e.g. boron, 19 20 -3 with a concentration of 1 x 10 to 1 x 1 cm, in a thickness of e.g. 2000 to 3000 Å on the through the base contact holes 20 through outwardly exposed parts of the depression zones 16 are formed, after which the aluminum layer (s) 21 are formed and patterned on this arrangement can be (can) In this way a separation (disconnection) of the aluminum layer 21 due to the overhanging arrangement during the etching of the silicon oxide shells 19b after etching the silicon nitride layers 19a. Will continue by the diffusion of the p-type impurity from the polycrystalline silicon layer 60 displaces the collector-base junction inwardly so that its exposure is avoided can be. In addition, by forming the layer 60, the base contact resistance effectively reduced.

Insgesamt kann bei einer vorstehend beschriebenen integrierten Halbleitervorrichtung bzw. -schaltung gemäß der Erfindung die Ansammlung bzw. Anhäufung von Minoritätsträgern in reversierten npn-Transistoren erheblich herabgesetzt werden, während dabei auch eine höhere Arbeitsgeschwindigkeit und eine höhere Integrationsdichte erzielbar sind. Darüber hinaus kann ein Kollektorbasis-Kurzschluß, welcher den das Fertigungsausbringen derartiger Halbleitervorrichtungen einschränkenden Hauptfaktor darstellt, in bedeutendem Ausmaß ausgeschaltet werden, so daß I²L-Schaltungen hoher Leistung mit niedrigen Fertigungskosten realisiert werden können.Overall, in an integrated semiconductor device described above circuit according to the invention, the accumulation of minority carriers in reversed npn transistors are significantly reduced while doing so as well a higher working speed and a higher integration density can be achieved are. In addition, a collector base short-circuit, which the production yield of such semiconductor devices is a major limiting factor Extent to be turned off, so that I²L circuits high power with low Manufacturing costs can be realized.

L e e r s e i t eL e r s e i t e

Claims (18)

Halbleitervorrichtung und Verfahren zu ihrer Herstellung Patentansprüche Haibleitervorrichtung, bestehend aus einer dielektrisch getrennten (isolated) Halbleiter-Inselzone eines ersten Leitungstyps, einer ersten und einer zweiten, in der Inselzone ausgebildeten Senkenzone eines zweiten, dem ersten Leitungstyp entgegengesetzten Leitungstyps, wobei die erste Senken zone, die Inselzone und die zweite Senkenzone einen Lateraltransistor bilden, mindestens einer in der ersten Senkenzone ausgebildeten Haibleiterzone des ersten Leitungstyps, die zusammen mit der ersten Senkenzone und der Inselzone einen Vertikaitransistor bildet, und einer polykristallinen Siliziumschicht, die so ausgebildet ist, daß sie die Halbleiterzone bedeckt, und die mit einem Fremdatom des ersten Leitungstyps dotiert ist, d a d u r c h g e k e n n -z e i c h n e t , daß zwischen der polykristallinen Siliziumschicht und der ersten Senkenzone eine die Halbleiterzone umgebende erste Isolierschicht ausgebildet ist, welche zumindest einen Ubergang bzw. Semiconductor device and method for making the same. Claims Semiconductor device consisting of a dielectrically separated (isolated) semiconductor island zone of a first conductivity type, first and second, formed in the island region Sink zone of a second conduction type opposite to the first conduction type, wherein the first drain zone, the island zone and the second drain zone a lateral transistor form, at least one semiconductor zone formed in the first sink zone first line type, which together with the first sink zone and the island zone form a Vertical transistor forms, and a polycrystalline silicon layer, which is formed is that it covers the semiconductor region, and that with an impurity of the first Conduction type is doped, d u r c h e k e n n -z e i c h n e t that between the polycrystalline Silicon layer and the first sink zone one the semiconductor zone surrounding the first insulating layer is formed which at least a transition or eine Sperrschicht zwischen der Halbleiterzone und der ersten Senkenzone bedeckt und sich über die erste Senkenzone erstreckt. a barrier layer between the semiconductor zone and the first drain zone covered and extends over the first sink zone. 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht aus Siliziumnitrid hergestellt ist.2. Semiconductor device according to claim 1, characterized in that that the first insulating layer is made of silicon nitride. 3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Isolierschicht eine auf der ersten Senkenzone ausgebildete Siliziumoxidschicht und eine auf dieser ausgebildete Siliziumnitridschicht umfaßt.3. Semiconductor device according to claim 1, characterized in that that the first insulating layer is a silicon oxide layer formed on the first sink region and a silicon nitride layer formed thereon. 4. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterzone durch Eindiffundieren des Fremdatoms aus der polykristallinen Siliziumschicht ausgebildet ist.4. Semiconductor device according to claim 1, characterized in that that the semiconductor zone by diffusion of the foreign atom from the polycrystalline Silicon layer is formed. 5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht das Fremdatom in einer Konzentration von 1019 - 1021 cm enthält.5. Semiconductor device according to claim 4, characterized in that that the polycrystalline silicon layer the impurity in a concentration of Contains 1019-1021 cm. 6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das Fremdatom Phosphor oder Arsen ist.6. Semiconductor device according to claim 5, characterized in that that the foreign atom is phosphorus or arsenic. 7. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine zweite Isolierschicht die Oberfläche und die Seitenwände bzw. -flächen der polykristallinen Siliziumschicht bedeckt.7. The semiconductor device according to claim 1, characterized in that that a second insulating layer the surface and the side walls or surfaces the polycrystalline silicon layer covered. 8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß eine zweite polykristalline Siliziumschicht mit einem Fremdatom des zweiten Leitungstyps die Seitenflächen der ersten und der zweiten Isolierschicht bedeckt.8. The semiconductor device according to claim 7, characterized in that that a second polycrystalline silicon layer with an impurity of the second Conduction type covers the side surfaces of the first and second insulating layers. 9. Verfahren zur Herstellung einer Halbleitervorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß in einer dielektrisch getrennten (isolated) Inselzone eines ersten Leitungstyps eine erste und eine zweite Senken zone eines zweiten dem ersten Leitungstyp entgegengesetzten Leitungstyps so ausgebildet werden, daß ein Lateraltransistor durch erste Senkenzone, Inselzone und zweite Senkenzone gebildet wird, daß eine erste Isolierschicht hergestellt wird, die zumindest die Oberfläche der ersten Senkenzone bedeckt, daß die erste Isolierschicht zur Bildung von (nach außen) freiliegenden und nicht freiliegenden Flächen der ersten Senken zone selektiv geätzt wird, daß eine ein Fremdatom des ersten Leitungstyps enthaltende polykristalline Siliziumschicht so ausgebildet wird, daß sie die freiliegende Fläche der ersten Senkenzone und einen Teil der Oberfläche der ersten Isolierschicht bedeckt, daß in der ersten Senkenzone durch Eindiffundieren des Fremdatoms aus der polykristallinen Siliziumschicht eine -Haibleiterzone des ersten Leitungstyps ausgebildet wird, daß auf der Oberfläche und auf den Seitenwänden bzw. -flächen der polykristallinen Siliziumschicht eine zweite Isolierschicht vorgesehen wird und daß der (nach außen) freiliegende Teil der ersten Isolierschicht unter Benutzung der zweiten Isolierschicht als Maske so geätzt wird, daß die erste Senkenzone teilweise freigelegt wird.9. A method for manufacturing a semiconductor device according to a of the preceding claims, characterized in that in a dielectrically separated (isolated) island zone of a first conductivity type, a first and a second sink zone of a second conduction type opposite to the first conduction type formed in this way that a lateral transistor through first drain zone, island zone and second drain zone is formed that a first insulating layer is produced which at least the Surface of the first sink zone that covers the first insulating layer for formation of (outwardly) exposed and non-exposed surfaces of the first sinks zone is selectively etched that a containing an impurity of the first conductivity type polycrystalline silicon layer is formed so that it covers the exposed surface the first sink zone and part of the surface of the first insulating layer covered that in the first sink zone by diffusion of the foreign atom from the polycrystalline silicon layer formed a semiconductor zone of the first conductivity type that on the surface and on the side walls or surfaces of the polycrystalline Silicon layer a second insulating layer is provided and that the (to the outside) exposed part of the first insulating layer using the second insulating layer is etched as a mask so that the first depression zone is partially exposed. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste Isolierschicht aus Siliziumnitrid hergestellt wird.10. The method according to claim 9, characterized in that the first An insulating layer is made from silicon nitride. 11. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste Isolierschicht eine auf der ersten Senkenzone ausgebildete Siliziumoxidschicht und eine auf letzterer ausgebildete SiLiziumnitridschicht umfaßt.11. The method according to claim 9, characterized in that the first Insulating layer, a silicon oxide layer formed on the first drain region, and comprises a silicon nitride layer formed on the latter. 12. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht durch chemisches Aufdampfen in einer ein Fremdatom des ersten Leitungstyps enthaltenden Atmosphäre ausgebildet wird.12. The method according to claim 9, characterized in that the polycrystalline Silicon layer by chemical vapor deposition in an impurity of the first conductivity type containing atmosphere is formed. 13. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht durch Herstellung einer undotierten polykristallinen Siliziumschicht nach einem chemischen Aufdampfverfahren und (anschließende) Ionenimplantation eines Fremdatoms des ersten Leitungstyps in diese undotier + olykristalline Siliziumschicht hergestellt wird.13. The method according to claim 9, characterized in that the polycrystalline Silicon layer by producing an undoped polycrystalline silicon layer after a chemical vapor deposition process and (subsequent) ion implantation of a Foreign atom of the first conductivity type in this undoped + olycrystalline silicon layer will be produced. 14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die polykristalline Siliziumschicht das Fremdatom in einer Konzentration von 1019 - 1021 cm enthält, 14. The method according to claim 12 or 13, characterized in that the polycrystalline silicon layer contains the impurity in a concentration of 1019 - contains 1021 cm, 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß als Fremdatom Phosphor oder Arsen verwendet wird.15. The method according to claim 14, characterized in that as Foreign atom phosphorus or arsenic is used. 16. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die zweite Isolierschicht durch Diffusion des Fremdatoms ausgebildet wird.16. The method according to claim 9, characterized in that the second Insulating layer is formed by diffusing the foreign atom. 17. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die zweite Isolierschicht eine durch chemisches Aufdampfen auf der Oberfläche der polykristallinen Siliziumschicht ausgebildete Siliziumoxidschicht sowie eine weitere, durch Diffusion des Fremdatoms auf den Seitenwänden bzw. -flächen der polykristallinen Siliziumschicht ausgebildete Siliziumoxidschicht aufweist.17. The method according to claim 9, characterized in that the second Insulating layer made by chemical vapor deposition on the surface of the polycrystalline Silicon layer formed silicon oxide layer and another, by diffusion of the foreign atom on the side walls or surfaces of the polycrystalline silicon layer Has formed silicon oxide layer. 18. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß weiterhin eine ein Fremdatom des zweiten Leitungstyps enthaltende zweite polykristalline Siliziumschicht auf den Seitenflächen von erster und zweiter Isolierschicht ausgebildet wird.18. The method according to claim 9, characterized in that further a second polycrystalline silicon layer containing an impurity of the second conductivity type is formed on the side surfaces of the first and second insulating layers.
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