DE3123952C2

DE3123952C2 -

Info

Publication number: DE3123952C2
Application number: DE19813123952
Authority: DE
Inventors: Ludwig Dipl.-Ing. Ddr 9010 Karl-Marx-Stadt Dd Bachmann; Albrecht Dipl.-Ing. Ddr 9114 Markersdorf Dd Donner; Ruediger Dipl.-Ing. Ddr 9044 Karl-Marx-Stadt Dd Haufert; Wolfgang Dipl.-Ing. Hoffmann; Bernd Dipl.-Ing. Ddr 9000 Karl-Marx-Stadt Dd Hunger; Harald Dr.-Ing. Ddr 9044 Karl-Marx-Stadt Dd Kessler
Original assignee: VEB NUMERIK "KARL MARX" KARL-MARX-STADT DDR 9010 KARL-MARX-STADT DD
Current assignee: Siemens AG
Priority date: 1980-07-23
Filing date: 1981-06-16
Publication date: 1989-02-09
Also published as: DE3123952A1; DD232622A3

Description

Die Erfindung betrifft eine Schaltungsanordnung für eine spei cherprogrammierbare Prozeßsteuerung gemäß dem Oberbegriff des Patentanspruches.The invention relates to a circuit arrangement for a spei programmable process control according to the preamble of Claim.

Eine solche Schaltungsanordnung für eine speicherprogrammierbare Prozeßsteuerung ist durch die DE-OS 27 18 122 bekannt. Dort ist eine programmierbare Steuerung mit einem Oszillator, einem Schrittzähler, einem Befehlsspeicher, einem Rechenwerk sowie mit Eingaben, Ausgaben, Zeitgebern, Zählern, Registern und ähnlichen Einheiten beschrieben. Dabei steuert der Oszillator den Schritt zähler, der wiederum seriell einen Befehlsspeicher ansteuert. Die Befehlsspeicherinformationen enthalten Anweisungen für das Re chenwerk und Adresseninformationen für Eingaben, Zeitgeber, Zähler, Register, Ausgaben und Datenspeicher. Die DATA-IN-Leitung des Rechenwerkes ist mit dem Datenspeicher, Zeitgeber, Zähler, Re gister und Eingaben, und die DATA-OUT-Leitung des Rechenwerkes ist mit dem Datenspeicher, Zeitgeber, Zähler, Register und Ausga ben verbunden.Such a circuit arrangement for a programmable logic controller Process control is known from DE-OS 27 18 122. There is a programmable controller with an oscillator, a Pedometer, a command memory, an arithmetic unit and with Inputs, expenses, timers, counters, registers and the like Units described. The oscillator controls the step counter, which in turn controls a command memory in series. The Instruction memory information contains instructions for the re Chenwerk and address information for inputs, timers, counters, Registers, issues and data storage. The DATA-IN management of Arithmetic unit is with the data memory, timer, counter, Re gister and inputs, and the DATA-OUT line of the arithmetic unit is with the data memory, timer, counter, register and output ben connected.

Dieser Steuerungsaufwand bedingt die gleiche Behandlng aller ab zuarbeitenden Informationen. Dadurch wird für jeden Verarbeitungs zyklus die gleiche Zeit benötigt. Unabhängig vom Informationsin halt sind alle zur Bearbeitung einer Information vorgesehenen Schritte innerhalb eines Verarbeitungszyklusses vollständig abzu arbeiten.This control effort requires everyone to be treated equally information to be processed. This makes for every processing cycle takes the same time. Regardless of the information all are intended to process information Complete steps within a processing cycle work.

Der Erfindung liegt die Aufgabe zugrunde, bei einer Schaltungsan ordnung für eine speicherprogrammierbare Prozeßsteuerung der ein gangs genannten Art die Verarbeitungsgeschwindigkeit zu erhöhen, so daß einfache und schnell bereitzustellende Informationen in einer kürzeren Zykluszeit verarbeitet werden. Diese Aufgabe wird durch die kennzeichnenden Merkmale im Patentanspruch gelöst.The invention has for its object in a circuit order for a programmable process control of the to increase the processing speed, so that information can be provided easily and quickly a shorter cycle time can be processed. This task will solved by the characterizing features in the claim.

Das erste Verknüpfungssteuerwerk bearbeitet in einer, in einem Festwertspeicher enthaltenen, Reihenfolge die in den Eingabe pufferspeicher eingegebenen Informationen in der Weise, wie eine Zentraleinheit nach dem Stand der Technik mit den Eingaben korrespondiert und daraus Ausgabeinformationen bildet.The first link controller works in one, in one Read only memory, order in the input information entered in the manner of a buffer Central unit according to the state of the art with the inputs corresponds and forms output information from it.

Das Ablaufsteuerwerk schaltet durch ein Unterbrechungssignal, das von der Taktzentrale zwischen den Taktzyklen des Ablauf steuerwerkes ausgegeben wird, das erste Verknüpfungssteuerwerk inaktiv, und ein zweites Verknüpfungssteuerwerk übernimmt die an stehenden Eingangsinformationen und verarbeitet diese beim Aufruf durch das entsprechende Maskierungssignal durch einfache logische Verknüpfungen, deren Ergebnisse als Ausgangsinformationen über die Umschalteinrichtung an den Ausgabepufferspeicher ausgegeben werden. Auf diese Weise werden einfache logische Operationen von dem zweiten Verknüpfungssteuerwerk in einer verkürzten Bearbei tungszeit abgearbeitet, wodurch die Leistungsfähigkeit der Steue rung erhöht wird.The sequential control unit switches through an interrupt signal, that of the clock center between the clock cycles of the sequence control unit is issued, the first link control unit inactive, and a second link controller takes over standing input information and processes it when called by the corresponding masking signal by simple logic Links, the results of which as basic information about the switching device is output to the output buffer memory will. In this way, simple logical operations of the second link controller in a shortened processing processing time, which increases the efficiency of the tax tion is increased.

Die Erfindung wird nachstehend anhand des in der Zeichnung dar gestellten Ausführungsbeispiels erläutert.The invention is illustrated below with reference to the drawing presented embodiment explained.

Ein Ablaufsteuerwerk AS ist mit einem Eingabepufferspeicher EP, einem Ausgabepufferspeicher AP und einem ersten Verknüpfungs steuerwerk SE 1, an das ein Arbeitsspeicher ZP angeschlossen ist, verbunden. Das Ablaufsteuerwerk AS besitzt neben diesen Aus gangsanschlüssen noch einen Interrupteingang, über den es mit einer Taktzentrale T verbunden ist. Die Taktzentrale T ist zur Aktivierung mit einem zweiten Verknüpfungssteuerwerk SE 2, einer Umschalteinrichtung S und dem Ausgabepufferspeicher AP verbunden. Bestimmte Eingänge EO bis EK des Eingabepufferspeichers EP, die für einfache Verknüpfungen und schnell auszuführende Schalthand lungen vorgesehen sind, sind mit dem zweiten Verknüpfungssteuer werk SE 2 verbunden. Die übrigen Eingänge EK + 1 bis EL sind über den Eingabepufferspeicher EP nur auf das erste Verknüpfungs steuerwerk SE 1 geführt. Die Ausgänge AO′′ bis AK′′ des zweiten Verknüpfungssteuerwerkes SE 2, die mit den ersten Eingängen der Umschalteinrichtung S verbunden sind, sind somit über die Um schalteinrichtung S auf den Ausgabepufferspeicher AP geführt. Das erste Verknüpfungssteuerwerk SE 1 ist über Maskierungsanschlüsse MO bis MK mit dem zweiten Verknüpfungssteuerwerk SE 2 verbunden. A sequence control unit AS is connected to an input buffer memory EP , an output buffer memory AP and a first logic control unit SE 1 , to which a main memory ZP is connected. In addition to these output connections, the sequential control unit AS also has an interrupt input via which it is connected to a clock center T. The clock center T is connected for activation to a second logic control unit SE 2 , a switching device S and the output buffer memory AP . Certain inputs EO to EK of the input buffer memory EP , which are provided for simple operations and quick switching operations, are connected to the second logic control unit SE 2 . The remaining inputs EK + 1 to EL are led via the input buffer memory EP only to the first logic control unit SE 1 . The outputs AO '' to AK '' of the second logic control unit SE 2 , which are connected to the first inputs of the switching device S , are thus passed through the switching device S to the output buffer memory AP . The first link control unit SE 1 is connected to the second link control unit SE 2 via masking connections MO to MK .

Das erste Verknüpfungssteuerwerk SE 1 weist Ausgänge AO′ bis AK′ auf, die den Ausgängen AO′′ bis AK′′ des zweiten Verknüpfungssteuer werkes SE 2 äquivalent sind und die mit den zweiten Eingängen der Umschalteinrichtung S verbunden sind. Für die nur von dem ersten Verknüpfungssteuerwerk SE 1 zu bearbeitenden Funktionen sind die Ausgänge AK + 1′ bis AM′ vorgesehen, die über den Ausgabepuffer speicher AP auf die Ausgänge AK + 1 bis AM geführt sind.The first logic control unit SE 1 has outputs AO ' to AK' , which are the outputs AO '' to AK '' of the second logic control unit SE 2 equivalent and which are connected to the second inputs of the switching device S. The outputs AK + 1 'to AM' is provided for the first only by the link control unit SE to be processed 1 functions, the memory via the output buffer AP are performed on the outputs AK + 1 to AT.

Das Ablaufsteuerwerk AS aktiviert in zyklischer Folge, die durch den Taktgeber festgelegt ist, nacheinander den Eingabepufferspeicher EP, das erste Verknüpfungssteuerwerk SE 1 und den Ausgabepuffer speicher AP. Dadurch werden die an den Eingängen EO bis EL anstehen den Signale in den Eingabepufferspeicher EP übernommen, danach von dem ersten Verknüpfungssteuerwerk SE 1 in Verbindung mit dem Ar beitsspeicher ZP verarbeitet und an den Ausgabepufferspeicher AP und die Maskierungssignale MO bis MK an das zweite Verknüpfungs steuerwerk SE 2 ausgegeben.The sequential control unit AS activates the input buffer memory EP , the first link control unit SE 1 and the output buffer memory AP one after the other in a cyclical sequence, which is determined by the clock generator. As a result, the signals pending at the inputs EO to EL are transferred to the input buffer memory EP , then processed by the first link control unit SE 1 in conjunction with the memory ZP and to the output buffer memory AP and the masking signals MO to MK to the second link control unit SE 2 spent.

Die Taktzentrale T gibt an ihren Aus gängen Taktsignale mit einem Taktzyklus aus, der im Vergleich zum Taktzyklus des Ablaufsteuerwerkes AS eine viel kürzere Zyklus zeit besitzt. Dieses Taktsignal der Taktzentrale T inaktiviert das Ablauf steuerwerk AS und aktiviert fortlaufend das zweite Verknüpfungs steuerwerk SE 2, die Umschalteinrichtung S und den Ausgabepuffer speicher AP.The clock center T outputs at its outputs clock signals with a clock cycle that has a much shorter cycle time compared to the clock cycle of the sequential control unit AS . This clock signal from the clock center T inactivates the sequential control unit AS and continuously activates the second linkage control unit SE 2 , the switching device S and the output buffer memory AP .

Die Maskierungssignale MO bis MK rufen in Abhängigkeit von den Eingangssignalen an den Eingängen EK + 1 bis EL einfache logische Verknüpfungen in dem zweiten Verknüpfungssteuerwerk SE 2 auf. Er scheint an einem der Eingänge EO bis EK ein Signal, so wird die durch das Maskierungssignal MO bis MK aufgerufene logische Ver knüpfung in dem gleichen Taktzyklus durchgesteuert und an den Aus gängen AO′′ bis AK′′ des zweiten Verknüpfungssteuerwerkes SE 2 er scheint ein Ausgangssignal. Die Umschalteinrichtung S wird dabei auf ihre ersten Eingänge geschaltet, so daß das an den Ausgängen AO′′ bis AK′′ des zweiten Verknüpfungssteuerwerkes SE 2 anstehende Ausgangssignal durch ein Taktsignal von der Taktzentrale T in den Ausgabepufferspeicher AP übernommen wird. An dem entsprechenden Ausgang AO bis AK des Ausgabepufferspeichers AP liegt dann das Signal an, das eine Schalthandlung in dem zu steuernden Prozeß bewirkt. Während des Ablaufes der Taktzyklen der Taktzentrale T sind die Taktzentrale T und das Ablaufsteuerwerk AS gegeneinan der verriegelt. Beginnt ein Taktsteuerzyklus des Ablaufsteuer werkes AS und liegen zugleich Signale an den Eingängen EO bis EK an, so werden diese in den Eingangspufferspeicher EP übernom men und von dem ersten Verknüpfungssteuerwerk SE 1, ebenso wie die an den Eingängen EK + 1 bis EL anstehenden Signale verarbei tet und an den Ausgängen AO′ bis AK′ des ersten Verknüpfungssteuer werkes SE 1 ausgegeben. Während dieses Ablaufes ist die Umschalt einrichtung S auf ihre zweiten Eingänge geschaltet, so daß die Ausgänge AO′ bis AK′ des ersten Verknüpfungssteuerwerkes SE 1 mit dem Ausgabepufferspeicher AP verbunden sind und die Ausgänge AO′′ bis AK′′ des zweiten Verknüpfungssteuerwerkes SE 2 abgeschaltet sind. Die an den Ausgängen AO′ bis AK′ des ersten Verknüpfungs steuerwerkes SE 1 anstehenden Ausgangssignale werden dann in den Ausgabepufferspeicher AP übernommen und die entsprechenden Schalt handlungen werden ausgelöst. Danach laufen wieder Taktzyklen der Taktzentrale T, in der einfache und schnell benötigte Informa tionen von dem zweiten Verknüpfungssteuerwerk SE 2 bearbeitet und bereitgestellt werden, und Taktzyklen des Ablaufsteuerwerkes AS im Wechsel ab.Depending on the input signals at the inputs EK + 1 to EL, the masking signals MO to MK call up simple logic operations in the second logic control unit SE 2 . It appears at one of the inputs EO to EK a signal, so the logical connection called up by the masking signal MO to MK is controlled in the same clock cycle and at the outputs AO '' to AK '' of the second linkage control unit SE 2 it appears Output signal. The switching device S is switched to its first inputs so that the output signal pending at the outputs AO '' to AK '' of the second logic control unit SE 2 is taken over by a clock signal from the clock center T in the output buffer memory AP . The signal which causes a switching action in the process to be controlled is then present at the corresponding output AO to AK of the output buffer memory AP . During the course of the clock cycles of the clock center T , the clock center T and the sequential control unit AS are locked against one another. Starts a clock control cycle of the sequence control unit AS and at the same time signals are present at the inputs EO to EK , these are taken over into the input buffer memory EP and processed by the first logic control unit SE 1 , as are the signals pending at the inputs EK + 1 to EL tet and output at outputs AO ' to AK' of the first logic control unit SE 1 . During this process, the switching device S is switched to its second inputs, so that the outputs AO ' to AK' of the first link control unit SE 1 are connected to the output buffer memory AP and the outputs AO '' to AK '' of the second link control unit SE 2 are switched off are. The pending at the outputs AO ' to AK' of the first logic control unit SE 1 output signals are then transferred to the output buffer memory AP and the corresponding switching actions are triggered. Then clock cycles of the clock center T run again, in which simple and quickly required information is processed and provided by the second logic control unit SE 2 , and clock cycles of the sequence control unit AS alternately.

Claims

Circuit arrangement for a programmable process control with a first logic controller, each having a plurality of parallel inputs and outputs, each of which is connected to an input and output buffer memory having a corresponding number of inputs and outputs and which contains a working memory and with a sequence control unit, which has a clock, characterized in that

- To the first logic control unit (SE 1 ) via masking connections (MO to MK), a second logic control unit (SE 2 ) is connected, to which certain inputs (EO to EK) of the input buffer memory (EP) are routed and
- The second logic control unit (SE 2 ) has outputs (AO '' to AK '') , which are connected to the first inputs of a switching device (S) , the second inputs with certain outputs (AO ' to AK') of the first logic control unit ( SE 1 ) are connected, the outputs (AO '' to AK '') of the second linkage control unit (SE 2 ) are equivalent, so that depending on the switching state of the switching device (S) either the outputs (AO '' to AK '' ) of the second link control unit (SE 2 ) or the equivalent outputs (AO ' to AK') of the first link control unit (SE 1 ) are guided to the output buffer memory (AP) , and
- A clock center (T) is present, which sits a clock cycle, which has a much smaller cycle time compared to the clock cycle of the clock generator from the running control unit (AS) , and the clock center (T) with the second link control unit (SE 2 ), the Switching device (S) and the sequential control unit (AS) is connected, the clock central (T) calling the second link control unit (SE 2 ) when a clock signal occurs, the switching device (S) switching its first inputs to the output buffer memory (AP) and the sequential control unit (AS) is interrupted.