DE3038360A1 - CIRCUIT ARRANGEMENT FOR IDENTIFYING A SYNCHRONIZING WORD IN A DIGITAL SIGNAL TRANSMISSION SYSTEM - Google Patents

CIRCUIT ARRANGEMENT FOR IDENTIFYING A SYNCHRONIZING WORD IN A DIGITAL SIGNAL TRANSMISSION SYSTEM

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DE3038360A1
DE3038360A1 DE19803038360 DE3038360A DE3038360A1 DE 3038360 A1 DE3038360 A1 DE 3038360A1 DE 19803038360 DE19803038360 DE 19803038360 DE 3038360 A DE3038360 A DE 3038360A DE 3038360 A1 DE3038360 A1 DE 3038360A1
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Giovanni Dipl.-Ing. Bolognia Pennoni
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Description

(DB 437)(DB 437)

Ital.Anm.Nr. 26 405 A/79 10871/H/RoItalian note no. 26 405 A / 79 10871 / H / Ro

vom 11. Oktober 1979dated October 11, 1979

ITALTEL s.p.a., Piazzale Zavattari 12, Mailand/ItalienITALTEL s.p.a., Piazzale Zavattari 12, Milan / Italy

Schaltungsanordnung zur Identifizierung eines Synchronisierwortes in einem Digitalsignalübertragungssystem.Circuit arrangement for identifying a synchronization word in a digital signal transmission system.

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a circuit arrangement according to the preamble of claim 1.

Die Multiplexer bestimmter Digitalsignal-(PCM)-Übertragungssysteme haben einen Sendeteil mit einer eingangsseitig an die verschiedenen Datenquellen (Zuführungsgruppen) angeschlossenen Multiplexereinheit und einen Empfangsteil mit einer Demultiplexereinheit. Am Ausgang des Sendeteils wird ein bitweise verschachtelter Bitstrom erzeugt, der die Bits der Zuführungsgruppen, ferner eine ein Synchronisierwort bildende bestimmte Anzahl Bits sowie weitere Bits (zum "Stopfen" und für Dienste) enthält. Der Demultiplexereinheit im Empfangsteil· sind eine Einheit zum Identifizieren des Synchronisierwortes und eine Synchronisierungseinhext zugeordnet, die dafür sorgen, daß die empfangenen Bits richtig an die η Zuführungsgruppen gesendet werden, für welche sie bestimmt sind, wobei η gleich der Anzahl der Eingänge der Multiplexereinheit ist.The multiplexers of certain digital signal (PCM) transmission systems have a transmission part with an input side connected to the various data sources (feed groups) Multiplexer unit and a receiving part with a demultiplexer unit. At the output of the transmitting part, a bit-wise Interleaved bit stream generated, which determined the bits of the feed groups, and also a synchronizing word forming Contains number of bits and other bits (for "stuffing" and for services). The demultiplexer in the receiving part · are a Unit for identifying the synchronization word and a synchronization unit assigned to ensure that the received bits are correctly sent to the η feed groups for which they are intended, where η is the number is the inputs of the multiplexer unit.

Es sind Schaltungsanordnungen zum Identifizieren des Synchronisierwortes und zur Synchronisierung des Demultipiexers mit einem Register bekannt, welches eine Anzahl Speicherzellen gleich der Zahl der das Synchronisierwort ausdrückenden BitsThere are circuit arrangements for identifying the synchronization word and known to synchronize the demultipixer with a register which contains a number of memory cells equal to the number of bits expressing the sync word

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hat und mit einer Decodiereinheit verbunden ist, die das Synchronisierwort erkennt und eine Kette von Zählern zur Taktsteuerung der Demultiplexvorgänge zurücksetzt. Eine Schaltungsanordnung der bekannten Art hat den Nachteil, daß ihre Bestandteile mit der Zifferfrequenz des Übertragungs™ systems arbeiten müssen, zu dem sie gehören. Schon wenn beispielsweise das betreffende Übertragungssystem eine Rate von 140 Mbit/s hat, müssen besonders schnelle Bauelemente verwendet werden. Bei Übertragungssystemen höherer Ordnung (z.B. 560 Mbit/s) wird dieses Geschwindigkeitsproblem immer schwieriger. Außerdem verbrauchen die mit hoher Geschwindigkeit arbeitenden Bauelemente im allgemeinen eine erheblich höhere Leistung als langsamere Bauelemente und benötigen daher entsprechend aufwendige Stromversorgungseinrichtungen, bei denen überdies Wärmeabführungsprobleme der Geräte auftreten.and is connected to a decoding unit that recognizes the synchronization word and a chain of counters for Resets the clock control of the demultiplexing processes. A circuit arrangement of the known type has the disadvantage that their components with the digit frequency of the transmission ™ systems have to work to which they belong. Even if, for example, the transmission system in question has a rate of 140 Mbit / s, particularly fast components must be used. In higher-order transmission systems (e.g. 560 Mbit / s) this speed problem becomes more and more difficult. They also consume at high speed working components generally have a significantly higher performance than slower components and require therefore correspondingly complex power supply devices, in which heat dissipation problems of the devices also occur.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, welche die Identifizierung des Synchronisierwortes und die Durchführung der Synchronisierung mit der Ziffergeschwindigkeit der Zuführungsgruppen ermöglicht, also die oben erläuterten Probleme vermeidet. Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst.The invention is based on the object of a circuit arrangement indicate the identification of the synchronization word and the implementation of the synchronization with the digit speed of the feed groups, thus avoiding the problems explained above. This task is carried out by solved the circuit arrangement characterized in claim 1.

Bei der hier beschriebenen Schaltungsanordnung wird im Gegensatz zu bekannten Systemen der Zähler mit der Kapazität η nie zurückgesetzt, so daß er von einer zufälligen Zahl aus zu zählen beginnt und daher die Bits an die η Register gemäß η möglichen Bitkonfigurationen verteilt. Da ferner Mittel zur Erkennung der Bitkonfiguration vorgesehen sind, in der die das Synchronisierwort bildenden Bits verteilt worden sind, können die in den Registern gespeicherten Bits richtig an die η Zuführungsgruppen weitergegeben werden, für welche sie bestimmt sind. In the circuit arrangement described here, in contrast to known systems, the counter with the capacity η is never reset, so that it begins to count from a random number and therefore the bits to the η register according to η possible Bit configurations distributed. Since means are also provided for recognizing the bit configuration in which the synchronization word Forming bits have been distributed, the bits stored in the registers can be correctly passed on to the η feed groups for which they are intended.

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\j\ j

Weitere Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines nicht einschränkenden Ausführungsbexspiels anhand der Zeichnung. Es zeigen:Further features of the invention emerge from the following description of a non-restrictive exemplary embodiment based on the drawing. Show it:

Fig. 1 das Blockschaltbild der hier, beschriebenen Schaltungsanordnung ; und1 shows the block diagram of the circuit arrangement described here ; and

Fig. 2 bis 5 die Einzelheiten für die Erfindung wesentlicher Bestandteile der Schaltungsanordnung.2 to 5 the details for the invention of essential components of the circuit arrangement.

In Fig. 1 ist mit DM der Demultiplexer bezeichnet, der eine Einheit UE zum Absondern der Taktimpulse CK aus dem verschachtelten (multiplexierten) Bitstrom enthält, der an ein Register RS mit einer Anzahl η Speicherzellen gelangt. Da in den meisten Übertragungssystemen die Zahl η gleich vier ist, bezieht sich das hier beschriebene Ausführungsbeispiel auf eine Einheit zum Entschachteln eines Datenflusses von vier Zuführungsgruppen. Die Taktimpulse CK steuern die Ladung der Bits in das Register RS. Ferner gelangen die Taktimpulse zu einem Zähler CN mit der Zählkapazität vier, welcher keinen Rücksetzeingang hat, so daß beim Einschalten des Gerätes die Zählung ausgehend von einer zufälligen Zahl beginnt. Am Ausgang des Zählers CN erscheint eine Folge von Impulsen CK/4 (mit 1/4 der Frequenz der Taktimpulse CK), welche dazu benutzt werden, die Übertragung der im Register RS enthaltenen Bits in ein weiteres Register RP zu steuern. Die Impulse CK/4 haben die Aufgabe, den empfangenen Datenfluß in Blöcke von je vier Bits aufzuteilen. Da der Zähler CN nicht rückgesetzt und diese Aufteilung in Blöcke ausgehend von einer zufälligen Lage durchgeführt wird, erfolgt die Übertragung gemäß η möglichen Bitkonfigurationen.In Fig. 1, DM denotes the demultiplexer, which has a unit UE for separating the clock pulses CK from the interleaved (multiplexed) bit stream that is sent to a register RS arrives with a number η of storage cells. Since in most transmission systems the number η is equal to four, relates the embodiment described here to a unit for deinterleaving a data flow from four feeder groups. The clock pulses CK control the loading of the bits in the register RS. Furthermore, the clock pulses reach a counter CN with the Counting capacity four, which has no reset input, so that when the device is switched on, the counting starts from a random number. At the output of the counter CN appears a sequence of pulses CK / 4 (with 1/4 the frequency of the clock pulses CK), which are used to transmit the to control bits contained in the register RS in a further register RP. The impulses CK / 4 have the task of the received Divide the data flow into blocks of four bits each. Since the counter CN is not reset and this division is based on blocks is carried out from a random location, the transmission takes place according to η possible bit configurations.

An den Ausgang des Registers RP ist die erfindungsgemäß vorgesehene Schaltungsanordnung geschaltet. Sie enthält zunächst den Speicher MM, der aus vier Schieberegistern besteht. An denThe output of the register RP is provided according to the invention Circuit arrangement switched. It initially contains the memory MM, which consists of four shift registers. To the

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03^36003 ^ 360

Speicher MM ist der Decodierer DC angeschlossen, welcher die Bitkonfiguration prüfen soll, die das Synchronisierwort annehmen kann, nachdem dieses in die Register des Speichers MM übertragen worden ist, und denjenigen Ausgang aktiviert, dem die betreffende Bitkonfiguration zugeordnet ist. Der Decodierer DC steuert die Codier-Speicherschaltung CM. Die Schaltungsanordnung enthält ferner eine an den Speicher MM angeschlossene Austausch- oder Wechselmatrix MS, die von den am Ausgang der Codier-Speicherschaltung CM vorliegenden Codes so adressiert wird, daß an einem ersten Ausgang die für die erste Zuführungsgruppe bestimmten Bits abgegeben werden, an einem zweiten Ausgang die für die zweite Zuführungsgruppe bestimmten Bits, usw.Memory MM is connected to the decoder DC, which is supposed to check the bit configuration that the synchronization word accept can, after this has been transferred to the registers of the memory MM, and that output activated, the the relevant bit configuration is assigned. The decoder DC controls the coding memory circuit CM. The circuit arrangement also contains an exchange or change matrix MS connected to the memory MM, which is of the at the output of the Coding memory circuit CM present codes is addressed in such a way that the bits intended for the first feed group are output at a first output, at a second output the bits intended for the second feed group, etc.

Fig. 2 zeigt im einzelnen den Speicher MM mit vier Schieberegistern R1, R„, R-j und R., die je vier Bits speichern können. Bei Erscheinen eines Impulses der Impulsfolge CK/4 speichern sie das in der Speicherzelle des Registers RP vorliegende Bit, an welche sie angeschlossen sind. Je nach der Phase, mit der die Bits zum Demultiplexer gelangen, und je nach der Zahl, von der der Zähler CN zu zählen beginnt, werden die Bits gemäß vier möglichen Bitkonfigurationen in die Register R1 bis R. verteilt.2 shows in detail the memory MM with four shift registers R 1 , R ", Rj and R., each of which can store four bits. When a pulse of the pulse sequence CK / 4 appears, they store the bit present in the memory cell of the register RP to which they are connected. Depending on the phase with which the bits arrive at the demultiplexer and depending on the number from which the counter CN begins to count, the bits are distributed in the registers R 1 to R according to four possible bit configurations.

In Fig. 2 ist eine der Bitkonfigurationen dargestellt, die das Synchronisierwort annehmen kann; bei einem System mit der übertragungsgeschwindigkeit von 140 Mbit/s hat dieses Wort die Bitkonfiguration 11111010000. Wenn der Zähler CN von der Zahl aus zu zählen beginnt, die der Zahl folgt, mit welcher die Zählung in dem in Fig. 2 dargestellten Fall begonnen wurde, dann gelangt das erste Bit dieses Synchronisierwortes (bei gleicher Phase, mit der die Bits zum Demultiplexer gelangen) in die letzte Speicherzelle des Registers R2, während das letzte Bit in die erste Speicherzelle des Registers R1 gelangt, usw.FIG. 2 shows one of the bit configurations which the synchronization word can assume; in a system with a transmission speed of 140 Mbit / s this word has the bit configuration 11111010000. If the counter CN starts counting from the number following the number with which the counting was started in the case shown in FIG. then the first bit of this synchronization word (with the same phase with which the bits reach the demultiplexer) gets into the last memory cell of the register R 2 , while the last bit gets into the first memory cell of the register R 1 , etc.

1 3001 7/07931 3001 7/0793

503836Q503836Q

— O ""- O ""

Fig. 3 zeigt den Decodierer DC mit vier Einheiten D1, D2, D3 und D.. Die Einheit D.. regt den Ausgang d.. an, wenn das Synchronisierwort in die Register R1 -R4 so verteilt wird, wie in Fig. 2 angegeben ist. Die Einheit D3 regt ihren Ausgang d2 an, wenn das erste Bit des Synchronisierwortes in die letzte Speicherzelle des Registers R2 gelangt, während das letzte Bit in die erste Speicherzelle des Registers R.. gelegt wird, usw. Wenn in dem zum Demultiplexer gelangenden Bitstrom das Synchronisierwort vorliegt, dann ist einer der Ausgänge d1 bis d. des Decodierers DC aktiv. Die Ausgänge d1 bis d, sind an die Codier- und Speichermittel, d.h. an die in Fig. 4 im einzelnen dargestellte Codier-Speicherschaltung CM geschaltet, die einen Codierer CD enthält, der die Anregung eines der vier Ausgänge d^-d- des Decodierers DC in einen durch zwei Bit gebildeten Binärcode umwandelt, der an den Dateneingang einer ersten bzw. einer zweiten bistabilen Kippschaltung FF. und FF2 vom D-Typ gelangt. Diese D-Kippschaltungen empfangen an ihrem jeweiligen anderen Eingang ein Signal k, das von einem das logische Produkt bildenden Verknüpfungsglied (z.B. UND-Glied) P erzeugt wird. An den ersten Eingang des Verknüpfungsgliedes P ist ein die logische Summe bildendes Verknüpfungsglied (z.B. ODER-Glied) O geschaltet, das durch die Ausgangs signale d., bis d, des Decodierers DC gespeist wird. An den zweiten Eingang des Verknüpf ungsgliedes P gelangt ein Signal p, das bei Zeitintervallen aktiv ist, die durch Messen einer Pulsrahmenzeit des Übertragungssystems ausgehend von der jeweils vorhergehenden Aktivierung bestimmt werden.3 shows the decoder DC with four units D 1 , D 2 , D 3 and D .. The unit D .. excites the output d .. when the synchronization word is distributed in the registers R 1 - R 4 so that as indicated in FIG. The unit D 3 excites its output d 2 when the first bit of the synchronization word reaches the last memory cell of the register R 2 , while the last bit is placed in the first memory cell of the register R .., etc. If in the demultiplexer arriving bit stream the synchronization word is present, then one of the outputs d 1 to d. of the decoder DC active. The outputs d 1 to d are connected to the coding and storage means, ie to the coding memory circuit CM shown in detail in FIG. 4, which contains an encoder CD which excites one of the four outputs d ^ -d- des Decoder DC converts into a binary code formed by two bits, which is applied to the data input of a first or a second bistable multivibrator FF. and D-type FF 2 comes. These D flip-flops receive a signal k at their respective other input, which is generated by a logic element (eg AND element) P forming the logical product. Connected to the first input of the logic element P is a logic sum forming logic element (eg OR element) O, which is fed by the output signals d., To d, of the decoder DC. At the second input of the logic element P arrives at a signal p which is active at time intervals which are determined by measuring a pulse frame time of the transmission system based on the respective preceding activation.

Wenn das von dem Verknüpfungsglied P erzeugte Signal k aktiv ist, erscheint an den Ausgängen f1 und f2 der Kippschaltungen FF1 bzw. FF2 der Ausgangscode des Codierers CD. Dieser Code ist den Steuereingängen der Multiplexer MT1, MT2, MT3 und MT. zugeführt, welche die in Fig. 5 dargestellte Austausch- oder Wechselmatrix MS bilden. An den Eingang Nr. 1 jedes dieserWhen the signal k generated by the logic element P is active, the output code of the encoder CD appears at the outputs f 1 and f 2 of the flip-flop circuits FF 1 and FF 2, respectively. This code is the control inputs of the multiplexers MT 1 , MT 2 , MT 3 and MT. which form the exchange or change matrix MS shown in FIG. 5. At the entrance no. 1 each of these

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30363603036360

Multiplexer sind die Speicherzellen der Register R1 bis R4 geschaltet, in welche vier gegebene Bits dann übertragen werden, wenn der Zähler CN ausgehend von einer Zahl zu zählen beginnt, bei der sich das Synchronisierwort mit der Verteilung gemäß Fig. 2 ergibt. An den Eingang Nr. 2 jedes der Multiplexer MT., bis MT. sind die Speicherzellen der Register R.. bis R. geschaltet, in welche die vier Bits dann übertragen werden, wenn der Zähler CN ausgehend von der Zahl zu zählen beginnt, die der Zahl des vorhergehenden Falls folgt, usw.Multiplexers are connected to the memory cells of the registers R 1 to R 4 , into which four given bits are transferred when the counter CN starts counting starting from a number in which the synchronization word with the distribution according to FIG. 2 results. At input no. 2 each of the multiplexers MT., To MT. the memory cells of the registers R .. to R. are connected, into which the four bits are transferred when the counter CN starts counting starting from the number that follows the number of the previous case, and so on.

Offensichtlich müssen die im Falle eines Übertragungssystems mit einer Rate von 140 Mbit/s zur Realisierung der Demultiplexereinheit verwendeten Bauelemente im Stande sein, ebenfalls mit einer Geschwindigkeit von 140 Mbit/s zu arbeiten. Die zur Realisierung der hier beschriebenen Schaltungsanordnung verwendeten Bauelemente müssen dagegen nur mit 34 Mbit/s arbeiten können, woraus sich die eingangs erläuterten Vorteile ergeben.Obviously, in the case of a transmission system, that must with a rate of 140 Mbit / s for the realization of the demultiplexer unit used components also be able to work at a speed of 140 Mbit / s. The for Realization of the circuit arrangement used here, however, only have to work with 34 Mbit / s can, from which the advantages explained above result.

130017/0?130017/0?

Claims (3)

PATENTANWALT F.PATENT Attorney F. DR. DIETER V. BEZOLDDR. DIETER V. BEZOLD DIPL. ING. PETER SCHÜTZDIPL. ING. PETER SCHÜTZ DIPL. ING. WOLFGANG HEUSLERDIPL. ING. WOLFGANG HEUSLER MARIA-THERESIA-STRASSE 22 POSTFACH 86 06 68MARIA-THERESIA-STRASSE 22 PO Box 86 06 68 D-8OOO MUENCHEN 86D-8OOO MUNICH 86 8ό U.8ό U. 03936Q03936Q TELEFON 089/47 69 06 4768 19TELEPHONE 089/47 69 06 4768 19 AB SEPT. 1980s 4 70 60 TELEX S22 638 TELEGRAMM SOMBEZFROM SEPT. 1980s 4 70 60 TELEX S22 638 TELEGRAM SOMBEZ (DB 437)(DB 437) Ital.Anm.Nr.26 405 A/79 vom 11. Oktober 1979Ital. Note No. 26 405 A / 79 of October 11, 1979 10871/H/Ro.10871 / H / Ro. ITALTEL s.p.a., Piazzale Zavattari 12, Mailand/ItalienITALTEL s.p.a., Piazzale Zavattari 12, Milan / Italy Schaltungsanordnung zur Identifizierung eines Synchronisierwortes in.einem Digitalsignal-Übertragungssystem .Circuit arrangement for identifying a synchronization word in a digital signal transmission system. PatentansprücheClaims Schaltungsanordnung zur Identifizierung eines Synchronisierwortes in einem Digitalsignal-Übertragungssystem, insbesondere für den Empfangsteil eines Digitalsignal-Multiplexers, dessen Sendeteil an einer Anzahl η Eingängen einer Multiplexereinheit je einen Digitalsignalfluß empfängt und dessen Empfangsteil eine Demultiplexereinheit mit einem aus η Speicherzellen bestehenden ersten Register zum seriellen Empfang des verschachtelten Datenflusses;Circuit arrangement for identifying a synchronization word in a digital signal transmission system, especially for the receiving part of a digital signal multiplexer, whose transmitting part receives a digital signal flow at a number η inputs of a multiplexer unit and whose receiving part is a demultiplexer unit with a first register consisting of η memory cells serial reception of the interleaved data flow; 130017/0793130017/0793 ZUGELASSEN BEIM EUROPÄISCHEN PATENTAMTAPPROVED BY THE EUROPEAN PATENT OFFICE PROFESSIONAL REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICEPROFESSIONAL REPRESENTATIVES BEFORE THE EUROPEAN PATENT OFFICE einer Einheit zum Absondern der Taktimpulse aus dem verschachtelten Datenfluß, welche einen Zähler mit der Zählkapazität η speist; und einem zweiten Register enthält, das bei Vorliegen eines Impulses am Ausgang des Zählers die im ersten Register gespeicherten Bits gemäß einer von η möglichen Bitkonfigurationen parallel empfängt, gekennzeichnet durcha unit for separating the clock pulses from the interleaved Data flow which feeds a counter with the counting capacity η; and a second register which, if present of a pulse at the output of the counter receives the bits stored in the first register in parallel according to one of η possible bit configurations by einen Speicher (MM), der aus η jeweils an eine entsprechende Speicherzelle des zweiten Registers (RP) angeschlossenena memory (MM), each of which is connected to a corresponding memory cell of the second register (RP) from η Schieberegistern (R..-R.) bestehen, von denen jedes — —Shift registers (R ..- R.) Exist, each of which - - Speicherzellen aufweist, wobei m die Anzahl der Bits des Synchronisierwortes ist;Having memory cells, where m is the number of bits of the synchronization word; einen von dem Speicher (MM) gesteuerten Decodierer (DC), der nach Identifizierung der Bitkonfiguration, in welcher die das Synchronisierwort ausdrückenden Bits in dem Speicher (MM) verteilt worden sind, einen von η Ausgängen aktiviert;a decoder (DC) controlled by the memory (MM), which after identification of the bit configuration in which the Bits expressing synchronization word have been distributed in the memory (MM), one of η outputs activated; eine Codier-Speicherschaltung (CM), die den am Ausgang des Decodierers (DC) vorliegenden Code in eine Anzahl g(z.B. zwei) Bits umwandelt, die gemäß der Beziehung η <_ 2^ von η abhängig ist;a coding memory circuit (CM) which converts the code present at the output of the decoder (DC) into a number g (e.g. two) Converts bits that depend on η according to the relationship η <_ 2 ^ is; und eine von dem Speicher (MM) gespeiste und von der Codier-Speicherschaltung (CM) gesteuerte Wechselmatrix (MS), die an η Ausgängen die in dem Speicher (MM) gespeicherten Bits abgibt, welche durch die am Ausgang der Codier-Speicherschaltung (CM) vorliegenden Binärcodes bestimmt werden.and one fed from the memory (MM) and from the coding memory circuit (CM) controlled alternating matrix (MS), which sends the bits stored in the memory (MM) to η outputs, which are determined by the binary codes present at the output of the coding memory circuit (CM). 2.) Schaltungsanordnung nach Anspruch 1 , dadurch gekennzeichnet , daß die Codier-Speicherschaltung (CM) einen Codierer (CD) enthält, dessen q Ausgangssignale an den Dateneingang je einer bistabilen Kippschaltung (FF1, FF2) vom D-Typ gelangen, welche an ihrem anderen Eingang ein Signal (k) von einem das logische Produkt bildenden Verknüpungsglied (P) empfangen, an dessen ersten Eingang ein die logische Summe bildendes Verknüpfungsglied (0) geschaltet ist, dem die2.) Circuit arrangement according to claim 1, characterized in that the coding memory circuit (CM) contains an encoder (CD), the q output signals of which reach the data input of a bistable trigger circuit (FF 1 , FF 2 ) of the D-type, which at its other input a signal (k) from a logic element (P) forming the logical product, to whose first input a logic element (0) is connected, to which the 130017/0793130017/0793 gangssignale (d^-d.) des Decodierers (DC) zugeführt sind, während an dem zweiten Eingang des das logische Produkt bildenden Verknüpfungsgliedes (P) ein Signal (p) jeweils in Übereinstimmung mit Zeitintervallen aktiv ist, die durch Messen der Zeit eines Pulsrahmens des übertragungssystems ausgehend von der jeweils vorhergehenden Aktivierung bestimmt werden.output signals (d ^ -d.) of the decoder (DC) are supplied, while at the second input of the logic element (P) forming the logical product, a signal (p) in each case in correspondence is active with time intervals determined by measuring the Time of a pulse frame of the transmission system based on of the previous activation. 3.) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Wechselmatrix (MS) η Multiplexer (MT1-MT.) enthält, von denen jeder η Dateneingänge und q Steuereingänge aufweist, an welche die Codes vom Ausgang der Codier-Speicherschaltung (CM) gelangen, und daß an den i-ten Dateneingang jedes Multiplexers (MT1-MT4) die entsprechenden Speicherzellen der Schieberegister (R1-R4) geschaltet sind, in welche eine Gruppe von η Bits übertragen wird, die durch die Wechselmatrix (MS) zum gleichen Zeitpunkt abgegeben werden, wenn die empfangenen Bits gemäß der i-ten Bitkonfiguration verteilt wurden.3.) Circuit arrangement according to claim 1 or 2, characterized in that the interchangeable matrix (MS) contains η multiplexers (MT 1 -MT.), Each of which has η data inputs and q control inputs to which the codes from the output of the coding memory circuit (CM) arrive, and that the corresponding memory cells of the shift registers (R 1 -R 4 ) are connected to the i-th data input of each multiplexer (MT 1 -MT 4 ), into which a group of η bits is transmitted, which is transmitted by the Alternating matrix (MS) can be output at the same point in time when the received bits have been distributed according to the i-th bit configuration. 130017/0793130017/0793
DE19803038360 1979-10-11 1980-10-10 CIRCUIT ARRANGEMENT FOR IDENTIFYING A SYNCHRONIZING WORD IN A DIGITAL SIGNAL TRANSMISSION SYSTEM Withdrawn DE3038360A1 (en)

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