DE3438369A1

DE3438369A1 - Digital data transmission system

Info

Publication number: DE3438369A1
Application number: DE19843438369
Authority: DE
Inventors: Karl-Heinz Dr.-Ing. 7150 Backnang Annecke
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1984-10-19
Filing date: 1984-10-19
Publication date: 1986-04-24

Abstract

The invention relates to a digital data transmission system in which a serial bit stream is converted by means of an n-bit-length shift register into n bit streams with an identical bit rate which are in each case inserted into shift registers by means of a clock obtained from the serial bit stream and divided by n, the shift register contents being checked by means of a decoder for an m-bit-length sync word, and a changeover matrix fed by the shift registers is activated by means of the identified sync word depending on the bit configuration from whose n outputs the bit streams can be removed, and is characterised in that the bit configuration of the output signal of the decoder is stored in a memory at the start of a synchronisation procedure, in that a signal to control the changeover matrix and a blocking circuit is output by the memory, in that a window signal is generated by a synchronous evaluation circuit which, during a current synchronisation procedure in the blocking operation, through-connects only the procedure-initiating decoder signal for further processing to the synchronous evaluation circuit and in that, when a synchronisation procedure is aborted, the window signal is opened so wide that all decoding signals are through-connected for further processing to the synchronous evaluation circuit (Figure 1). <IMAGE>

Description

Digitales Nachrichtenüb'ertragungssystem Digital message transmission system

Die Erfindung betrifft ein digitales Nachrichtenübertragungssystem gemäß Oberbegriff des Patentanspruchs 1.The invention relates to a digital communication system according to the preamble of claim 1.

Durch die deutsche Offenlegungsschrift DE 30 38 360 ist eine Schaltungsanordnung zur Identifizierung eines Synchronisierwortes in einem Digitalsignal- übertragungssystem bekannt geworden, welches der Gattung des Systems der eingangs genannten Art entspricht.The German patent application DE 30 38 360 describes a circuit arrangement to identify a synchronization word in a digital signal transmission system became known which corresponds to the genus of the system of the type mentioned.

Die Aufgaben einer Synchronworterkennungsschaltung sind 1. das Erkennen des Auftretens einer Bitfolge, die das Muster des Synchronwortes enthält, 2. das Prüfen durch Vergleich mit vorher und nachher erkannten Synchronworten, ob dieses Synchronwort vorgetäuscht wurde oder ob es tatsächlich den Rahmenanfang kennzeichnet.The tasks of a synchronous word recognition circuit are 1. Recognition the occurrence of a bit sequence that contains the pattern of the sync word, 2. the Check by comparison with synchronous words recognized before and after whether this Synchronous word was simulated or whether it actually marks the beginning of the frame.

Erst bei Lösung beider Aufgaben wird gewährleistet, daß der seriell ankommende Bitstrom korrekt aufgeteilt wird in Einzelbitströme und diese an die richtigen Adressen weitergeleitet werden. Die Aufgabe 1 kann mit Hilfe eines Schieberegisters und einer Decodierlogik oder wie in der genannten Offenlegungsschrift beschrieben gelöst werden. Die Aufgabe nach 2.Only when both tasks have been solved is it guaranteed that the serial incoming bit stream is correctly divided into single bit streams and these to the correct addresses are forwarded. Task 1 can be done with the help of a shift register and a decoding logic or as described in the aforementioned laid-open specification be solved. The task after 2.

wird als Synchronprozedur bezeichnet und im allgemeinen dadurch gelöst, daß überprüft wird, ob ein einmal dedektiertes Synchronwort nach jedem Rahmen wiederkehrt. Eine solche Synchronprozedur ist beispielsweise in der CCITT-Empfehlung G.922 beschrieben. Auch die genannte Offenlegungsschrift enthält die Beschreibung einer Synchronprozedur.is referred to as a synchronous procedure and is generally solved by that it is checked whether a synchronous word, once detected, returns after each frame. Such a synchronous procedure is described, for example, in the CCITT recommendation G.922. The cited laid-open specification also contains the description of a synchronous procedure.

Die bekannten Synchronprozeduren sind jedoch nur bedingt funktionsfähig. Durch die zeitliche Ausblendung mit einem Fenster signal p werden zwar alle nicht im Rahmenzyklus aufeinanderfolgenden vorgetäuschten Synchronworte ausgeblendet, jedoch bewirken Bit fehler bei der Anordnung nach der genannten Offenlegungsschrift, welche zeitlich mit dem Fenstersignal p zusammentreffen, in der Speichermatrix MM, daß der Decodierer ein falsches Decodiersignal d aktiviert, was wiederum eine Umschaltung der Ansteuerung der Wechselmatrix MS und damit eine falsche Verteilung der Datenbits mindestens während der Dauer eines Rahmens bewirkt.However, the known synchronous procedures are only functional to a limited extent. Due to the temporary masking with a window signal p, all of them are not Simulated synchronous words that follow one another in the frame cycle are hidden, however, bits cause errors in the arrangement according to the above-mentioned publication, which coincide in time with the window signal p in the memory matrix MM, that the decoder activates a wrong decoding signal d, which in turn causes a switchover the control of the change matrix MS and thus a wrong distribution of the data bits for at least the duration of a frame.

Der Erfindung lag deshalb die Aufgabe zugrunde, ein System der eingangs genannten Art anzugeben, das es ermöglicht, auch bei Bitfehlern im empfangenen Datensignal die Einzel-Bitströme den richtigen Empfängern zukommen zu lassen.The invention was therefore based on the object of a system of the initially specified type, which makes it possible, even in the event of bit errors in the received data signal to send the individual bit streams to the correct recipients.

Die Lösung dieser Aufgabe erfolgt mit den im Patentanspruch 1 gekennzeichneten Merkmalen.The solution to this problem takes place with those characterized in claim 1 Features.

Das erfindungsgemäße System weist die Vorteile auf, daß Bitfehler, die mit dem Fenstersignal p zeitlich zusammentreffen, keine falsche Umschaltung der Wechselmatrix bewirken können, so daß die Bitströme nach wie vor den richtigen Empfänger erreichen. Der hierfür erforderliche zusätzliche Aufwand ist äußerst gering.The system according to the invention has the advantages that bit errors, which coincide in time with the window signal p, no incorrect switchover the change matrix, so that the bit streams are still the correct Reach recipient. The additional effort required for this is extremely low.

Es folgt nun die Beschreibung der Erfindung anhand der Figuren.The invention will now be described with reference to the figures.

Die Figur 1 zeigt ein Druckschaltbild des erfindungsgemäßen Empfangssystems. In Figur 2 ist ein Ausführungsbeispiel für den Matrixspeicher MM dargestellt. In Figur 3 sind die logischen Verknüpfungen des Decodierers DC gezeichnet.FIG. 1 shows a printed circuit diagram of the receiving system according to the invention. An exemplary embodiment for the matrix memory MM is shown in FIG. In FIG. 3 shows the logic links of the decoder DC.

Die Figur 4 zeigt ein Ausführungsbeispiel für die Wechselmatrix MS, und in Figur 5 schließlich ist ein Ausführungsbeispiel für die Blockierungseinrichtung BL und für den Decodierspeicher SP dargestellt.FIG. 4 shows an exemplary embodiment for the interchangeable matrix MS, and finally in FIG. 5 there is an exemplary embodiment for the blocking device BL and shown for the decoding memory SP.

Im Blockschaltbild der Figur 1 gelangt der serielle Datenstrom DK in ein Schieberegister RS der Länge n, welches mit dem aus dem Datensignal gewonnenen Takt CK getaktet wird. Mittels eines Teilers Cn wird der Takt CK auf CK/n geteilt. Mit diesem geteilten Takt wird der Schieberegisterinhalt DK1 bis DKn parallel in einen Matrixspeicher MM ausgelesen, welcher im allgemeinen aus n Schieberegisterketten der Länge m + n besteht. Mit Hilfe einer besonderen Decodierschaltung gemäß Figur 3 läßt sich jedoch eine Registerstufe einsparen, nämlich die letzte Stufe der ersten Registerkette, so daß der Matrixspeicher insgesamt nur m + n - 1 Stufen umfaßt. Dem Matrixspeicher nachgeschaltet ist ein Decodierer DC, durch welchen das im Speicher vorliegende Bitmuster mit der Bitkonfiguration des Synchronisierzeichens verglichen wird. Der Decodierer DC liefert Decodiersignale d an eine Speichereinrichtung SP sowie an eine Blockadeeinrichtung BL. Durch die Speichereinrichtung SP wird mittels Steuersignale e eine Wechselmatrix MS angesteuert, durch welche die in den Registerendstufen des Matrixspeichers MM einlaufenden Bits in die richtigen Kanäle K1 bis Kn geleitet werden. Des weiteren ist eine Synchronprozedurschaltung SR vorgesehen, deren Aufgabe es ist, die Rahmenbits zu zählen und ein Fenstersignal p zu erzeugen, dessen Fensterbreite in Abhängigkeit davon, ob Synchronismus erkannt ist oder nicht, schmal oder breit gesteuert wird.The serial data stream DK arrives in the block diagram of FIG into a shift register RS of length n, which is obtained from the data signal Clock CK is clocked. The clock CK is divided into CK / n by means of a divider Cn. With this divided clock, the shift register contents DK1 to DKn are in parallel in read out a matrix memory MM, which generally consists of n shift register chains of length m + n. With the help of a special decoding circuit according to FIG 3, however, one register stage can be saved, namely the last stage of the first Register chain, so that the matrix memory comprises a total of only m + n - 1 stages. Downstream of the matrix memory is a decoder DC through which the memory compared existing bit patterns with the bit configuration of the synchronization character will. The decoder DC supplies decoding signals d to a memory device SP and to a blocking device BL. The memory device SP is used by means of Control signals e an alternating matrix MS controlled, through which the in the register output stages of the matrix memory MM incoming bits are routed into the correct channels K1 to Kn will. Furthermore, a synchronous procedure circuit SR is provided, whose task it is to count the frame bits and generate a window signal p, the window width of which depending on whether synchronism is recognized or not, narrow or wide is controlled.

Die Erfindung geht dabei davon aus, daß es neben der durch das Fenster signal p bewirkten zeitlichen Blockierung der Decodierer-Ausgangssignale d eine weitere Blockierung, nämlich eine gegenseitige räumliche Blockierung dieser Signale d erforderlich ist. Mit Hilfe des Fenstersignals p und der vom Speicher SP abgegebenen Steuersignale e wird in der Blockierschaltung BL während einer laufenden Synchronisationsprozedur mit dem Eintreffen des Fenstersignals p nur jeweils dasjenige Decodiersignal d als Ausgangssignal s zur Synchronauswertung in der Synchronprozedurschaltung SR durchgeschaltet, das die Synchronisationsprozedur durch einen aktiven Zustand gestartet hat. In Speicher SP werden deshalb beim Start einer Synchronisationsprozedur jeweils die Zustände der Decodiererausgangssignale d gespeichert. Eine Synchronisationsprozedur wird dann abgebrochen, wenn die Synchronauswertung SR Asynchronität erkannt hat. In diesem Fall wird das zeitliche Fenstersignal p dauernd geöffnet.The invention assumes that it is next to through the window signal p caused the decoder output signals d a to be blocked in time further blocking, namely a mutual spatial blocking of these signals d is required. With the help of the window signal p and the output from the memory SP Control signals e are in the blocking circuit BL during an ongoing synchronization procedure with the arrival of the window signal p only that decoding signal d as Output signal s switched through for synchronous evaluation in synchronous procedure circuit SR, that started the synchronization procedure due to an active state. In memory Therefore, SP are the states at the start of a synchronization procedure of the decoder output signals d are stored. A synchronization procedure will then aborted when the synchronous evaluation SR has recognized asynchrony. In this In this case, the time window signal p is opened continuously.

Die räumliche Blockierung der Decodiersignale d wird aufgehoben, beispielsweise durch Löschen des Speichers SP mit dem Signal r, das am Ausgang der Synchronprozedurschaltung SR ansteht.The spatial blocking of the decoding signals d is canceled, for example by deleting the memory SP with the signal r, which is at the output of the synchronous procedure circuit SR is pending.

Die Ansteuerung der Wechselmatrix MS erfolgt in einer Ausgestaltung nach Figur 1 über einen Codierer CD, durch welchen das Ausgangssignal e des Speichers SP umcodiert wird.The switching matrix MS is controlled in one embodiment according to Figure 1 via an encoder CD, through which the output signal e of the memory SP is recoded.

Die Figuren 2 bis 5 zeigen Ausgestaltungen und einen detaillierten Aufbau der Einzelschaltungen des Matrixspeichers MM in Figur 2, des Decodierers DC in Figur 3, der Wechselmatrix MS in Figur 4 und schließlich der Blockierung BL und des Speichers SP in Figur 5 jeweils für n=4 und m=12.Figures 2 to 5 show configurations and a detailed one Structure of the individual circuits of the matrix memory MM in FIG. 2, the decoder DC in Figure 3, the change matrix MS in Figure 4 and finally the blocking BL and of the memory SP in FIG. 5 for n = 4 and m = 12, respectively.

Entsprechend wird in Figur 2 der ankommende serielle Takt CK in einem Zählerteiler CN durch 4 geteilt und dem Matrixspeicher MM zugeführt. Letzterer enthält 4 + 12 - 1 = 15 Schieberegisterstufen. Gespeist wird der Matrixspeicher von den Parallelausgängen des Eingangsschieberegisters RS, in dem der serielle Empfangs-Datenstrom DK parallel gewandelt wird. Vom Eingang des seriellen Datenstroms hergesehen sind die an die Parallelausgänge des Eingangsregisters RS angeschlossenen ersten drei Register 41 bis 44, 31 bis 34 und 21 bis 24 jeweils 4 Bit lang, während die letzte Registerstufe 11 bis 13 nur 3 Bit lang ist. Im Beispiel der Figur 2 ist das Synchronisationswort 111110100000 derart in den Matrixspeicher MM eingespeichert, daß jeweils nur die ersten drei Stufen der Schieberegister gefüllt sind. Für diesen Fall gibt der Decodierer DC,- der gemäß den Konjunktionen nach Figur 3 arbeitet, ein Decodiersignal d4 = 1 ab. Die Konjunktionen zur Erkennung des Synchronisationswortes in den 4 möglichen Bitkonfigurationen in Matrixspeicher MM lauten: d4 = 11, 12, 13, 21, 22, 23, 31, 32, 33, 41, 42, 43, d3 = 11, 12, 13, 21, 22, 23, 31, 32, 33, 42, 43, 44, d2 = 11, 12, 13, 2-t, 22, 23, 32, 33, 34, 42, 43, 44, dl = 11, 12, 13, 22, 23, 24, 32, 33, 34, 42, 43, 44.Accordingly, in Figure 2, the incoming serial clock CK in one Counter divider CN divided by 4 and fed to the matrix memory MM. The latter contains 4 + 12 - 1 = 15 shift register stages. The matrix memory is fed by the Parallel outputs of the input shift register RS, in which the serial received data stream DK is converted in parallel. Seen from the input of the serial data stream the first three connected to the parallel outputs of the input register RS Registers 41 to 44, 31 to 34 and 21 to 24 are each 4 bits long, while the last one Register level 11 to 13 is only 3 bits long. In the example in FIG. 2, the synchronization word is 111110100000 stored in the matrix memory MM in such a way that only the first three stages of the shift register are filled. In this case the decoder gives DC, - which according to the conjunctions after Figure 3 works, a decode signal d4 = 1 from. The conjunctions for recognizing the synchronization word in the 4 possible Bit configurations in matrix memory MM are: d4 = 11, 12, 13, 21, 22, 23, 31, 32, 33, 41, 42, 43, d3 = 11, 12, 13, 21, 22, 23, 31, 32, 33, 42, 43, 44, d2 = 11, 12, 13, 2-t, 22, 23, 32, 33, 34, 42, 43, 44, dl = 11, 12, 13, 22, 23, 24, 32, 33, 34, 42, 43, 44.

In Figur 4 ist eine Realisierung der Wechselmatrix MS mit 4 Multiplexern dargestellt, wobei die beiden Adressiersignale fl, f2 für diese 4 Multiplexer MTl bis MT4 durch einen nicht dargestellten Codierer CD aus den Steuersignalen el bis e4 des Speichers SP in binärcodierter Form geliefert werden. An den Trichtereingängen der Multiplexer MT1 bis MT4 werden im Falle d4=l die Speicherzellen 13, 23, 33 bzw. 43 aus dem Matrixspeicher in die Kanäle ml bis m4 durchgeschaltet. Für den Fall dl=1 werden nach ml bis m4 durchgeschaltet 24, 34, 44 bzw. 13. Für den Fall d2=l werden in die Kanäle ml bis m4 durchgeschaltet 34, 44, 13 bzw. 23.FIG. 4 shows an implementation of the switch matrix MS with 4 multiplexers shown, the two addressing signals fl, f2 for these 4 multiplexers MTl to MT4 by an encoder CD, not shown, from the control signals el bis e4 of the memory SP can be supplied in binary-coded form. At the funnel entrances the multiplexer MT1 to MT4, in the case d4 = 1, the memory cells 13, 23, 33 or 43 switched through from the matrix memory to channels ml to m4. In the case dl = 1 are switched through after ml to m4 24, 34, 44 or 13. For the case d2 = l are switched through to channels ml to m4 34, 44, 13 and 23, respectively.

Für d3=1 werden in die Kanäle ml bis m4 durchgeschaltet 44, 13, 23 bzw. 33.For d3 = 1, 44, 13, 23 are switched through to channels ml to m4 or 33.

In Figur 5 sind eine Synchronprozedurschaltung FR, eine Blockierschaltung BL und ein Speicher SP bestehend aus 4 Flipflops erkennbar. In den Speicher SP wird der Decodierzustand, d.h. eines der Decodiersignale dl bis d4 ist aktiv, abgespeichert. Dies geschieht zu Beginn einer Synchronisationsperiode, wobei die Blockierschaltung BL ein Synchronsignal s erzeugt, das als Taktsignal für den Speicher SP und als Startsignal für die Synchronprozedurschaltung SR dient.In Figure 5 are a synchronous procedure circuit FR, a blocking circuit BL and a memory SP consisting of 4 flip-flops can be seen. In the memory SP is the decoding status, i.e. one of the decoding signals dl to d4 is active, is stored. This happens at the beginning of a synchronization period, with the blocking circuit BL generates a synchronizing signal s, which is used as a clock signal for the memory SP and as Start signal for the synchronous procedure circuit SR is used.

Der im Speicher SP eingespeicherte Decodierzustand dient im folgenden für die entsprechende Ansteuerung der Wechselmatrix und zur Bildung eines Blockadesignals durch Konjunktion mit den aktuellen Decodierzuständen dl bis d4 in Zusammenarbeit mit einem Fenstersignal p. Dabei wird im Zeitschlitz des Fenstersignals p lediglich dasjenige Decodiersignal d mittels eines Ausgangssignals s an die Synchronprozedurschaltung SR zur weiteren Verarbeitung durchgeschaltet, welches die Synchronisationsprozedur gestartet hatte. Erst bei Abruch einer Synchronisationsprozedur werden alle Signale d zur Weiterverarbeitung zur Synchronprozedurschaltung SR durchgeschaltet, indem das Fenster des Signals p ganz geöffnet ist. Hierbei wird die räumliche Blockierung der Signale d aufgehoben, indem der Speicher SP mittels eines Signals r durch die Synchronprozedurschaltung SR gelöscht wird.The decoding state stored in the memory SP is used in the following for the corresponding control of the alternating matrix and for the formation of a blocking signal by conjunction with the current decoding states d1 to d4 in cooperation with a window signal p. In this case, in the time slot of the window signal p is only that decoding signal d by means of an output signal s to the Synchronous procedure circuit SR switched through for further processing, which the synchronization procedure had started. Only when a synchronization procedure is aborted all signals d are switched through to the synchronous procedure circuit SR for further processing, in that the window of the signal p is fully open. This is the spatial blocking of the signals d canceled by the memory SP by means of a signal r by the Synchronous procedure circuit SR is deleted.

In Figur 6 sind in anschaulicher Weise die vier möglichen Bitverteilungen für das Synchronisationswort in dem Matrixspeicher MM dargestellt.The four possible bit distributions are clearly shown in FIG for the synchronization word in the matrix memory MM.

Claims

Claims digital communication system in which n Bit streams with the same bit rate on the transmitting side by means of a broadband multiplexer combined in the time division multiplex, transmitted and on the receiving side by means of broadband demultiplexer be separated again, with a shift register of the length on the receiving side n bit is provided in which the serial data stream is converted into n bit streams, which are each introduced into a shift register chain, and where a counter with the counting capacity n is provided, which is from the serial data stream obtained clock CK divides by n to CK / n, this divided clock CK / n as a shift clock is used for the memory shift registers, .and where the memory register chains are chosen so long that a synchronization word transmitted with the serial data stream of length m bits finds space in the memory, one of which is controlled by the memory Decoder DC is provided, which upon detection of the bit configuration of the synchronization word one of the shift register chain outputs activated, and being a fed by the shift register chains of the memory and controlled by the decoder Change matrix is provided, which at n outputs the stored in the memory Outputs bits, characterized in that a memory (SP) is provided in which that bit configuration of the output signal (d) of the decoder (DC) is stored at which a synchronization procedure has been started, that a blocking circuit (BL) and a synchronous evaluation circuit (SR) are provided that by the memory (SP) an output signal (e) for controlling the alternating matrix (MS) and the blocking circuit (BL) is given that a window signal through the synchronous evaluation circuit (SR) (p) is generated when it arrives during an ongoing synchronization procedure in the blocking (BL) with the help of the output signal (e) of the memory (SP) only that signal (d) for further processing to the synchronous evaluation circuit (SR) is switched through, which has started the synchronization procedure, and that when a synchronization procedure is aborted, the window signal (p) is opened so far is that the decoder output signal (d) for further processing for synchronous evaluation (SR) is switched through (Figure 1).

2. System according to claim 1, characterized in that when aborted a synchronization procedure of the memories (SP) by means of a signal (r) from the Synchronization evaluation (SR) is deleted.

3. System according to one of the preceding claims, characterized in that that a coder (CD) is inserted between the memory (SP) and the changing matrix (MS), which recodes the output signal (e) of the memory (SP).