DE3810400A1

DE3810400A1 - Cell former in an asynchronous time division multiplex system

Info

Publication number: DE3810400A1
Application number: DE19883810400
Authority: DE
Inventors: Tibor Dipl Ing Szigeti
Original assignee: Siemens AG; Standard Elektrik Lorenz AG; Philips Patentverwaltung GmbH
Current assignee: Siemens AG
Priority date: 1988-03-26
Filing date: 1988-03-26
Publication date: 1989-10-05
Anticipated expiration: 2008-03-27
Also published as: DE3810400C2

Abstract

Arrangement for the formation of cells for a broadband communications network. Packet forming methods using computer routines are ineffective here due to the high data transmission speeds. The cell former is intended to be able to process input clock frequencies from several kHz into the MHz range and to emit output clock frequencies in the 200 MHz range. The subscriber data stream (D1) is read into a first in/first out buffer memory (FIFO). If the bit set corresponding to an information part of a cell is read in, the contents of a shift register (SR1) are incremented by one. Only when at least one >>1<< has been written into this shift register (SR1) can a prompt signal (A) initiate the read-out, first of the permanently stored cell header (R1 to Rm-1), and then of the information part from the buffer memory (FIFO). Following each read-out operation, the contents of the shift register (SR1) are decremented by one and updated in line with the contents of the buffer memory (FIFO). The cell formers are used in broadband communications networks whose subscriber-end network termination equipment enables the simultaneous operation of a plurality of terminal devices and transmission between the network termination equipment and the terminal devices is performed via an active transmission bus. <IMAGE>

Description

Die Erfindung betrifft einen Zellbildner in asynchroner Zeitmultiplextechnik (ATD) zur Bildung von digitalen Zellen für den Anschluß von Teilnehmerendgeräten an ein Breitbandnach richtennetz.The invention relates to an asynchronous cell former Time division multiplex technology (ATD) for the formation of digital cells for the connection of subscriber terminals to a broadband straightening network.

In der Literatur sind Zellbildner bzw. Paketierer bereits prinzipiell erwähnt wie bei P. Gonet, J. P. Coudreuse "Techniques Temporelles asynchrones et Reseaux integres de Videocommunications" als eine allgemein gültige Studie und bei speziellen Diensten in vielen Veröffentlichungen über das Datex P-Netz und über die D2-Mac-Codierungen Videosignalen. In den bekannten Verfahren der z. B. Paketvermittlungstechnik werden die Pakete durch Rechnerroutinen erzeugt. Für Breitbandnach richtennetze versagt diese Art der Paket-/Zellbildung durch die von Rechnern nicht mehr zu bewältigenden hohen Bitfrequenzen.Cell formers or packetizers are already in the literature principally mentioned as in P. Gonet, J. P. Coudreuse "Techniques Temporelles asynchrones et Reseaux integres de Videocommunications "as a general study and at special services in many publications about the Datex P network and video signals via the D2 Mac encodings. In the known methods of z. B. packet switching technology the packets are generated by computer routines. For broadband straightening networks fails this type of packet / cell formation by the high bit frequencies that are no longer manageable by computers.

Eine diskrete Realisierung eines solchen Paketierers oder Zellbildners ist jedoch noch nicht veröffentlicht worden.A discrete implementation of such a packer or However, cell former has not yet been published.

In der deutschen Patentanmeldung P 37 10 868.9 vom 01. 04. 87 wird ein System zum gleichzeitigen Betreiben mehrerer Endge räte an einer teilnehmerseitigen Netzabschlußeinrichtung beschrieben, bei dem die Übertragung zwischen den einzelnen Endgeräten und der Netzabschlußeinrichtung über je einen aktiven Sendebus und Empfangsbus abgewickelt wird. In German patent application P 37 10 868.9 dated 04/01/87 becomes a system for the simultaneous operation of several endge advises on a subscriber-side network termination device described in which the transfer between each Terminals and the network termination device via one each active send bus and receive bus is handled.

In der deutschen Patentanmeldung P 37 31 674.5 vom 21. 09. 87 wird ein Verfahren beschrieben, das - aufbauend auf die erstgenannte Patentanmeldung - der Synchronisierung von Endgeräten innerhalb eines Bussystems dient.In German patent application P 37 31 674.5 dated September 21, 87 a method is described which - based on the first-mentioned patent application - the synchronization of Terminal devices within a bus system.

In beiden Patentanmeldungen ist bereits der prinzipielle Aufbau der Zellen erläutert, jedoch ist auch in diesen Anmeldungen der Aufbau eines Zellbildners nicht beschrieben.The basic structure is already in both patent applications of the cells explained, but is also in these applications Structure of a cell generator not described.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, welche die von den Endgeräten kommenden Datenflüsse, deren Takte in einem beliebigen Verhältnis zum Takt des Breitbandnachrichtennetzes stehen und zu diesem asynchron sind, in Zellen aufteilt, mit jeweils einem Zellkopf versieht und an das Breitbandnachrichtennetz mit dessen hoher Taktfrequenz abgibt.The invention is therefore based on the object Specify circuitry that the of the terminals coming data flows whose clocks in any Stand in relation to the clock of the broadband news network and are asynchronous to this, divided into cells, each with one Zellkopf provides and with the broadband news network whose high clock frequency gives.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Hauptanspruchs beschriebene Erfindung gelöst.This task is carried out in the characterizing part of the Invention described main claim solved.

Eine vorteilhafte Weiterbildung der Erfindung ist in dem einzigen Unteranspruch beschrieben.An advantageous development of the invention is in the described only subclaim.

Der Vorteil der Erfindung liegt in der großen Spannweite der möglichen Taktfrequenzen der Endteilnehmer von einigen kHz bis in den MHz-Bereich sowie in der, ohne den Gebrauch von extrem schnellen Speichern zu erreichenden hohen Ausgabetaktfrequenz im Bereich von 200 MHz. The advantage of the invention lies in the large range of possible clock frequencies of the end participants from a few kHz to in the MHz range as well as in the without the use of extreme fast storage to achieve high output clock frequency in the range of 200 MHz.

Ein weiterer Vorteil der Erfindung ist das einfache Anpassen der Schaltung an verschiedene Zellgrößen durch verändern der Teilerverhältnisse der Teiler innerhalb dieser Schaltungs anordnung.Another advantage of the invention is that it is easy to adjust the circuit to different cell sizes by changing the Divider ratios of the dividers within this circuit arrangement.

Durch die zusätzliche Verscramblung der Informationsteile der Zellen ist eine leichte empfangsseitige Wiedergewinnung des Taktes möglich.The additional scrambling of the information parts of the Cells is an easy recovery on the receiving side Clock possible.

Vorteilhaft ist weiterhin, daß der Zellbildner beim Einschalten oder bei einem Ausfall des Teilnehmertaktes in einen definierten Anfangszustand gesetzt wird und dadurch ein hoher Datenverlust vermieden wird.It is also advantageous that the cell former at Switch on or if the subscriber clock fails in a defined initial state is set and thereby high data loss is avoided.

Ein Ausführungsbeispiel dieser Erfindung wird in der Zeichnung näher erläutert. Es zeigtAn embodiment of this invention is shown in the drawing explained in more detail. It shows

Fig. 1 den Aufbau einer Zelle, Fig. 1 shows the structure of a cell,

Fig. 2 schematisch den Sendebus im Teilnehmer-Anschluß netz und Fig. 2 schematically network and the transmission bus in the subscriber line

Fig. 3 die Schaltung des Zellbildners. Fig. 3 shows the circuit of the cell generator.

Die in Fig. 1 gezeigte und diesem Ausführungsbeispiel zugrundeliegende Zelle beginnt mit einem Zellkopf ZK, der aus 32 Bits besteht. Dieser Zellkopf ZK beinhaltet die zur Übertragung und Vermittlung der Zelle notwendigen Daten. The cell shown in FIG. 1 and on which this exemplary embodiment is based begins with a cell header ZK which consists of 32 bits. This cell header ZK contains the data necessary for the transmission and switching of the cell.

Dem Zellkopf schließt sich ein aus 256 Bits bestehenden Informationsteil I an.The cell header is followed by an information part I consisting of 256 bits.

In dem, in Fig. 2 gezeigten Bereich eines Teilnehmer- Anschlußnetzes sind mehrere Endteilnehmer TE über Zellbildner ZB und Synchronisationseinrichtungen S mit einem Sendebus SB verbunden. Dieser Sendebus SB ist über einen Netzabschluß NT an eine Teilnehmer-Anschlußleitung Asl des Nachrichtenübertra gungsnetzes angeschaltet.In which, in Fig. 2 the area shown of a subscriber access network more Subscriber TE are connected by cell former example and synchronization means S with a transmitting bus SB. This transmission bus SB is connected via a network termination NT to a subscriber line Asl of the message transmission network.

Die Endteilnehmer senden ihre zu übertragenden Daten als Teilnehmerdatenstrom D 1 mit dem zugehörigen Teilnehmertakt T 1 an die Zellbildner ZB, welche diese Daten mit Hinzufügen des Zellkopfes zu Zellen zusammenfassen und als Sendedatenstrom D 2 an die Synchronisationseinrichtungen S weitergeben. Die Aussendung der einzelnen Zellen wird von den Synchronisations einrichtungen S mit jeweils einem Anforderungssignal A angeregt. Zusätzlich erhalten die Zellbildner ZB den Bustakt T 2 zur Synchronisierung der Datenausgabe.The end subscribers send their data to be transmitted as subscriber data stream D 1 with the associated subscriber clock T 1 to the cell formers ZB , who combine these data into cells with the addition of the cell header and pass them on to the synchronization devices S as the send data stream D 2 . The transmission of the individual cells is excited by the synchronization devices S , each with a request signal A. In addition, the cell formers ZB receive the bus clock T 2 for synchronizing the data output.

In dem, in Fig. 3 gezeigten Zellbildner wird der serielle Teilnehmerdatenstrom D 1 durch einen Seriell/Parallel-Wandler S/P in einen modifizierten n-bit-parallelen Teilnehmerdaten datenstrom D 1′ umgeformt. Wird, wie in diesem Beispiel n = 8 gewählt, so müssen nachfolgende Stufen des Zellbildners nur ein Achtel der maximalen zu verarbeitenden Taktfrequenzen bewältigen. Also muß bei einer Taktfrequenz des Sendebusses T 2 beispielsweise von 200 Mbit/s nur ein modifizierter Bus takt T 2′ von 25 Mbit/s innerhalb des Zellbildners verarbeitet werden. Eine Verwendung von Hochgeschwindigkeitsschaltkreisen ist dadurch nicht notwendig.In which, in Fig. 3 shown cell former, the serial user data stream D 1 is converted by a serial / parallel converter S / P into a modified n-bit parallel data stream subscriber data D 1 '. If, as in this example, n = 8 is selected, subsequent stages of the cell former only have to master one eighth of the maximum clock frequencies to be processed. So at a clock frequency of the transmission bus T 2, for example of 200 Mbit / s, only a modified bus clock T 2 ' of 25 Mbit / s has to be processed within the cell former. It is therefore not necessary to use high-speed circuits.

Der, hier 8-bitparallele Datenstrom D 1′ wird in einen First-In- First-Out-Pufferspeicher FIFO eingelesen. Der Seriell/Parallel- Wandler S/P wird direkt mit dem Teilnehmertakt T 1 synchroni siert und der Pufferspeicher FIFO wird aufgrund der Taktre duzierung während des Einlesevorgangs mit dem durch acht geteilten Takt des Teilnehmertaktes T 1 über seinen Schreib takteingang ST synchronisiert. Diese Teilung erfolgt in einem ersten Teiler Z 1 mit einem Teilerverhältnis von 1 : 8 = 1/n. Ein, dem ersten Teiler Z 1 nachgeschalteter zweiter Teiler T 2 mit dem Teilerverhältnis von 1 : 32 entsprechend 1/b erzeugt nach n × b ankommenden Bits des Teilnehmerdaten stroms D 1 einen Zelladdierimpuls ZP. Diese Bitmenge entspricht der Anzahl der Bits des Informationsteils einer Zelle. Jeder Zelladdierimpuls ZP schreibt nach seiner Synchronisierung über ein erstes Flip-Flop FF 1 als modifizierter Zelladdierimpuls ZP′ in ein erstes Schieberegister SR 1 eine "1" ein. Wenn der Ausgang Q 1 des ersten Schieberegisters SR 1 "1" zeigt ist also mindestens der Informationsteil einer Zelle vollständig in den Puffer speicher FIFO eingeschrieben.The, here 8-bit parallel data stream D 1 ' is read into a first-in, first-out buffer memory FIFO . The serial / parallel converter S / P is synchronized directly with the subscriber clock T 1 and the buffer memory FIFO is synchronized due to the clock reduction during the read-in process with the clock divided by eight of the subscriber clock T 1 via its write clock input ST . This division takes place in a first divider Z 1 with a divider ratio of 1: 8 = 1 / n . A second divider T 2 connected downstream of the first divider Z 1 with the divider ratio of 1:32 corresponding to 1 / b generates a cell adding pulse ZP after n × b incoming bits of the subscriber data stream D 1 . This amount of bits corresponds to the number of bits of the information part of a cell. Each cell adder pulse ZP writes a "1" into a first shift register SR 1 after its synchronization via a first flip-flop FF 1 as a modified cell adder pulse ZP ' . If the output Q 1 of the first shift register SR 1 shows "1", at least the information part of a cell is completely written into the buffer memory FIFO .

Trifft von der Synchronisationseinrichtung aus ein Anforde rungssignal A ein, so wird dieses mit dem ersten Ausgang Q 1 des ersten Schieberegisters SR 1 in einem ersten UND-Gatter ver knüpft und als modifiziertes Anforderungssignal A′ in ein zweites Schieberegister SR 2 eingelesen. Dieses zweite Schieberegister SR 2 wird mit dem modifizierten Bustakt T 2′ getaktet und veranlaßt über die nacheinander angesteuerten Ausgänge Q 1, Q 2, Q 3 und Qm-1 das Ausspeichern des in vier 8- Bit-Bytes aufgeteilten Zellenkopfes, der in vier, diesen Ausgängen zugeordneten Festwertspeichern R 1 bis Rm-1 abge speichert ist. Gleichzeitig dient der vierte Ausgang Qm-1 des zweiten Schieberegisters SR 2 zur Voreinstellung eines n-Bit- parallelen Scrambles SCE. Erreicht das eingelesene modifizierte Anforderungssignal A den letzten Ausgang Qm des zweiten Schieberegisters SR 2, so wird ein zweites Flip-Flop FF 2 gesetzt und über ein zweites UND-Gatter G 2 der modifizierte Bustakt T 2′ an den Lesetakteingang LT des Pufferspeichers FIFO durchgeschaltet. Diese Taktdurchschaltung bewirkt das parallele Ausspeichern des Informationsteils einer Zelle über dem Scrambler SCE an einen Parallel/Seriell-Wandler P/S, der den unverscrambelten Zellenkopf und den verscrambelten Informa tionsteil dieser jetzt vollständigen Zelle in einen seriellen Sendedatenstrom D 2 umwandelt. Getaktet wird der Parallel/ Seriell-Wandler P/S mit dem Bustakt T 2, aus dem auch mit einem dritten Teiler Z 3 der modifizierte Bustakt T 2′ gewonnen wird. Nach dem Ausspeichern der Zelle wird über einen vierten Teiler Z 4 das zweite Flip-Flop FF 2 rückgesetzt und dadurch das zweite UND-Gatter G 2 gesperrt, so daß der Ausspeicherungsvorgang des Pufferspeichers FIFO abgebrochen wird. Der Ausgangsimpuls des vierten Teilers Z 4 dient zusätzlich als Rücksetzimpuls für das zweite Schieberegister SR 2 und über ein drittes Flip-Flop FF 3 als dann modifizierter Zellsubtrahierimpuls ZS′ für das erste Schieberegister SR 1. Die Synchronisierung des ersten Flip-Flops FF 1, zuständig für den Zelladdierimpuls, erfolgt mit dem modifizierten Bustakt T 2′ während das dritte Flip-Flop FF 3 mit dem durch ein Negationsglied N invertierten modifizierten Bustakt T 2′ synchronisiert wird.If a request signal A arrives from the synchronization device, this is linked to the first output Q 1 of the first shift register SR 1 in a first AND gate and read as a modified request signal A ' into a second shift register SR 2 . This second shift register SR 2 is clocked with the modified bus clock T 2 ' and, via the sequentially controlled outputs Q 1 , Q 2 , Q 3 and Qm -1, causes the cell head, which is divided into four 8-bit bytes and which is divided into four, these outputs assigned read only memories R 1 to Rm -1 are stored. At the same time, the fourth output Qm -1 of the second shift register SR 2 serves to preset an n- bit parallel scramble SCE . Reached the read modified request signal A recent output Qm of the second shift register SR2, a second flip-flop FF 2 is set and the modified bus clock T 2 'of the buffer memory FIFO through-connected via a second AND gate G 2 to the read clock input LT. This clock switching causes the parallel storage of the information part of a cell via the scrambler SCE to a parallel / serial converter P / S , which converts the unscrambled cell header and the scrambled information part of this now complete cell into a serial transmission data stream D 2 . The parallel / serial converter P / S is clocked with the bus clock T 2 , from which the modified bus clock T 2 'is also obtained with a third divider Z 3 . After the cell has been read out, the second flip-flop FF 2 is reset via a fourth divider Z 4 and the second AND gate G 2 is thereby blocked, so that the readout process of the buffer memory FIFO is terminated. The output pulse of the fourth divider Z 4 also serves as a reset pulse for the second shift register SR 2 and via a third flip-flop FF 3 as a modified cell subtraction pulse ZS ' for the first shift register SR 1 . The synchronization of the first flip-flop FF 1, responsible for the Zelladdierimpuls, carried out with the modified bus clock T 2 is synchronized '3 with the inverted by a NOT gate bus clock modified N T 2 during the third flip-flop FF'.

Solange im Pufferspeicher FIFO noch vollständige Informations teile der Zellen abgespeichert sind, bleibt der erste Ausgang Q 1 des ersten Schieberegisters SR 1 auf "1" und jedes Anforderungssignal A löst sofort einen neuen Ausspeicherungs vorgang aus.As long as complete information parts of the cells are still stored in the buffer memory FIFO , the first output Q 1 of the first shift register SR 1 remains at "1" and each request signal A immediately triggers a new withdrawal process.

Die Kapazität des Pufferspeichers FIFO und in direkter Abhängigkeit die Kapazität des ersten Schieberegisters SR 1 muß so bemessen sein, daß im Normalbetrieb unter Berücksichtigung der Sendebusbelegung und der Datenrate sowie dem Datenaufkommen des Endteilnehmers kein Überlauf stattfindet.The capacity of the buffer memory FIFO and, in direct dependence, the capacity of the first shift register SR 1 must be such that no overflow takes place in normal operation, taking into account the transmission bus occupancy and the data rate and the data volume of the end user.

Um den Zellbildner nach dem Einschalten seiner Stromver sorgung in einen definierten Anfangszustand zu setzen, müssen der Pufferspeicher FIFO, der erste und zweite Teiler Z 1, Z 2 und das erste Schieberegister SR 1 gelöscht werden. Dies erfolgt mittels einem Löschsignal, das in der Stromversorgung erzeugt wird und vom Einschaltlöscheingang EL über ein ODER-Gatter G 3 an die Rücksetzeingänge dieser Bausteine gelangt. Gleiches gilt auch bei einem Ausfall des Teilnehmertaktes T 2, der durch ein retriggerbares Monoflop MT überwacht wird und dann mit seinem Ausgangssignal über das ODER-Gatter G 3 die Inhalte der Speicher FIFO, SR 1 und der Teiler Z 1, Z 2 löscht.In order to set the cell generator after switching on its power supply in a defined initial state, the buffer memory FIFO , the first and second divider Z 1 , Z 2 and the first shift register SR 1 must be deleted. This is done by means of an erase signal which is generated in the power supply and reaches the reset inputs of these modules from the switch-on erase input EL via an OR gate G 3 . The same also applies in the event of a failure of the subscriber clock T 2 , which is monitored by a retriggerable monoflop MT and then deletes the contents of the memories FIFO, SR 1 and the divider Z 1 , Z 2 with its output signal via the OR gate G 3 .

Claims

1. cell former (eg in FIG. 2) in asynchronous time-division multiplexing technology for the formation of digital cells, consisting of an n × b × bit information part and a prepended cell header for identifying the respective cell between an end user (TE) and one to a transmission bus ( SB) belonging synchronization device (S) , the end user sending out a low-rate subscriber data stream (D 1 ) with the associated subscriber clock (T 1 ) and the synchronization device ( S) clocking a high-rate bus (T 2 ) and a request signal (A) for sending out a complete Sends cell to the cell generator (ZB) , characterized in that
that a serial / parallel converter (S / P in Fig. 3) is arranged at the input of the cell former for the subscriber data stream (D 1 ), which is synchronized with the subscriber clock ( T 1 ) and this subscriber data stream (D 1 ) in one converts modified n- parallel subscriber data stream (D 1 ′ ),
that an n -stage first in / first out buffer memory (FIFO) is arranged downstream of the series / parallel converter (S / P) in which the n- parallel subscriber data stream (D 1 ' ) is read,
that the input for the subscriber clock (T 1 ) is connected to a first divider (Z 1 ) which divides this subscriber clock (T 1 ) by the factor n and thus generates a write clock (ST) for the buffer memory (FIFO) ,
that the first divider (Z 1 ) is followed by a second divider (Z 2 ), which divides the write clock ( ST) by the factor b , and thus generates a cell addition pulse (ZP 1 ) after n × b subscriber clock pulses,
that a, the second splitter (Z 2) connected downstream of the first flip-flop (FF 1) generated from each Zelladdierimpuls (ZP 1) a modified Zelladdierimpuls (ZP 1 '), which increases the contents of a first shift register (SR 1) by one,
that the first counting output (Q 1 ) of the first shift register (SR 1 ) is followed by a first AND gate (G 1 ) which is a modified one from at least one piece of information stored continuously in the buffer memory (FIFO) from the request signal (A) Request signal (A ′) generated,
that the first AND gate (G 1 ) is followed by a second shift register (SR 2 ) whose m -1 outputs (Q 1 to Qm -1) are connected to m -1 read only memories (R 1 to Rm -1) which , activated by the second shift register (SR 2 ) one after the other, in a parallel / serial converter (P / S), store the cell head stored therein n- parallel and broken down in m -1 byte completely,
that the parallel / serial converter (P / S) is synchronized with the bus clock (T 2 ),
that the input for the bus cycle (T 2 ) is followed by a third divider (Z 3 ) which divides the bus cycle (T 2 ) by the factor n and thus generates a modified bus cycle (T 2 ' ), which the second shift register (SR 2 ) step by step after its activation,
that this m th output is set (Qm) downstream second flip-flop (FF 2) in the m-th step of the second shift register (SR 2),
that the output of the second flip-flop (FF 2 ) is followed by a second AND gate (G 2 ) which switches through the modified bus clock (T 2 ' ) as a read clock (LT) to the buffer memory (FIFO) and this for storing the bits stored in parallel causes
that the output of the second AND gate (G 2 ) is connected in parallel to a fourth divider (Z 4 ) which divides the reading clock (LT) by the factor b and
that the output of the fourth divider (Z 4 ) is connected to the reset input of the second flip-flop (FF 2 ), so that after reading out the number of bits corresponding to one piece of information, the reading clock (LT) is interrupted,
that the output of the fourth divider (Z 4 ) is connected to the reset input of the second shift register (SR) and
that this output of the fourth divider (Z 4 ) is connected to a third flip-flop (FF 3 ), the output of which is in turn connected to a further input of the first shift register (SR 1 ) and each output pulse of the third flip-flop (FF 3 ) the content of the first shift register (SR 1 ) is reduced by one,
that the trigger input of the first flip-flop (FF 1 ) is connected directly and the trigger input of the third flip-flop (FF 3 ) is connected to the output of the third divider (Z 3 ) via an intermediate negation element (N) and,
that the output of the buffer memory (FIFO) is followed directly by an n -parallel scrambler (SCE) , which is synchronized by the reading clock (LT) and whose reset input is connected to the (m -1) th output of the second shift register (SR 2 ) connected is.

2. Cell former according to claim 1, characterized in that
that a power supply assigned to the cell generator has a switch-on extinguishing output (EL) ,
that a monotrigger (MT) on the input side is connected to the subscriber clock (T 1 ), that the switch-on clearing output (EL) and the output of the mono trigger (MT) are each connected to an input of an OR gate (G 3 ) and
that the output of this OR gate (G 3 ) is connected to the reset inputs of the first divider (Z 1 ), the second divider (Z 2 ), the buffer memory (FIFO) and the first shift register (SR 1 ).