DE3731674A1

DE3731674A1 - Process for synchronising terminals within an information transmission system with asynchronous time slot access

Info

Publication number: DE3731674A1
Application number: DE19873731674
Authority: DE
Inventors: Willy Dipl Ing Bartel; Dieter Dipl Ing Becker; Horst Dipl Ing Hessenmueller; Tibor Dipl Ing Szigeti
Original assignee: Deutsche Telekom AG
Current assignee: Deutsche Telekom AG
Priority date: 1987-09-21
Filing date: 1987-09-21
Publication date: 1989-04-06

Abstract

In information transmission systems with asynchronous time slot access, the data are sent/received as data cells or alternatively dummy cells via transceiver buses. The synchronisation of the terminal stations takes place in each case by the detection of these entire dummy cells. As a result, the cells to be passed on on the buses are delayed by a full cell length. According to the invention, within each dummy cell there are a plurality of sub-synchronisation words (S1 to S5). For a first synchronisation, all the sub-synchronisation words must be detected. For further checking of the synchronisation, only the first (basic) sub-synchronisation word (S1) has to be correctly detected. The delay time is consequently reduced to the length of the sub-synchronisation word (S1). This method can be applied in the case of all information transmission systems which send/receive cells or packets of constant length and the synchronisation of which is dependent on the detection of dummy cells. <IMAGE>

Description

Die Erfindung betrifft ein Verfahren zur Synchronisierung von Endgeräten innerhalb eines Nachrichtenübertragungs systems mit asynchronem Zeitlagenzugriff.The invention relates to a method for synchronization of terminals within a message transmission systems with asynchronous time slot access.

Dieses Verfahren wird dort angewendet, wo die Teilnehmer endstellen an ein Sende- und Empfangsbussystem angeschlossen sind und diese Bussysteme als Ringleitungen ausgebildet sind. Die in diesem Netz zu übermittelnden Daten werden in digitali sierter Form als Signal- oder Datenzellen oder -blöcke, die in ihrer Dauer konstant sind und einer vorbestimmten Zeitlage entsprechen, übertragen.This procedure is used where the participants terminals connected to a send and receive bus system are and these bus systems are designed as ring lines. The data to be transmitted in this network are in digitali form as signal or data cells or blocks, which in their duration are constant and a predetermined timing correspond, transferred.

In der deutschen Patentanmeldung: P 37 10 868.9 vom 01.10.1987 "System zum Anschluß mehrerer Endgeräte an eine Netzanschluß einrichtung in einem Breitbandnachrichtennetz" wird vorge schlagen, einen Teil der Signalkapazität in Leerzellen, die die gleiche Dauer der Datenpakete (Informationen tragenden Zellen) haben, mit einem Synchronmuster zu belegen. Dadurch wird es möglich, sofort und ohne Anwendung des Schwungrad prinzips oder ähnlicher Verfahren direkt auf die Zellen zu synchronisieren.In the German patent application: P 37 10 868.9 from October 1st, 1987 "System for connecting several end devices to one network connection establishment in a broadband news network "is featured beat part of the signal capacity in empty cells that the same duration of the data packets (information-carrying Cells) must be assigned a synchronous pattern. Thereby it becomes possible immediately without using the flywheel principle or similar process directly to the cells synchronize.

Leerzellen können nur dann eingefügt werden, wenn keine Daten empfangen oder gesendet werden. Eine hundertprozentige Belegung des Nachrichtenübertragungssystems ist also generell nicht möglich. Blank cells can only be inserted if there is no data received or sent. A hundred percent Occupancy of the message transmission system is therefore general not possible.

Das in der angeführten Patentanmeldung beschriebene Verfahren hat den Nachteil, daß die Synchronisierschaltung ein auf wendiges, der Bitanzahl einer Zelle identisch stufiges Schieberegister mit einer dementsprechend ebenfalls auf wendigen Vergleicherschaltung beinhalten muß und daß die Erkennung der Zellgrenzen jedesmal erst nach der voll ständigen Auswertung einer Leerzelle abgeschlossen ist, so daß in dieser nach dem Stand der Technik bekannten aktiven Ringleitung die zumindest weiterzuleitenden Signale um die Bitzahl einer Zelle pro Endgerät verzögert werden müssen.The method described in the cited patent application has the disadvantage that the synchronization circuit on maneuverable, the number of bits in a cell is identical Shift registers with a correspondingly open agile comparator circuit must include and that the Detection of the cell boundaries only after the full constant evaluation of an empty cell is completed, so that active in this known from the prior art Ring line around the signals to be forwarded at least the number of bits in a cell per terminal is delayed have to.

Der Erfindung liegt der Aufgabe zugrunde, ein Verfahren zur Synchronisierung der Endgeräte in einem solchen Nach richtenübertragungssystem anzugeben, bei dem eine sichere Erstsynchronisierung durchgeführt wird und eine Überprüfung der Synchronisierung mit nur einer sehr geringen Verzögerung von Bits zwischen der Empfangs- und der Sendeschaltung eines Busses erfolgen kann.The invention has for its object a method to synchronize the end devices in such a night Directional transmission system to specify a safe Initial synchronization is done and a review synchronization with very little delay of bits between the receive and transmit circuits of a Busses can be done.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Hauptanspruchs beschriebene Erfindung gelöst.This task is carried out in the characterizing part of the Invention described main claim solved.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.Advantageous developments of the invention are in the Subclaims described.

Der Grundgedanke dieser Erfindung ist, daß die nach dem Stand der Technik als einziges Synchronwort aufzufassende Leerzelle in mehrere gegebenenfalls je nach Codierung der Datenpakete verschiedene Teilsynchronworte aufgeteilt ist und nach der Synchronisierung der einzelnen Endgeräte nur noch der erste Teil, also das erste Teilsynchronwort jeder Leerzelle zur Überprüfung der Synchronität heran gezogen wird.The basic idea of this invention is that after the State of the art to be understood as the only synchronous word Empty cell in several if necessary depending on the coding of the Data packets are divided into different partial synchronous words and after the synchronization of the individual devices only the first part, i.e. the first partial sync word every empty cell to check the synchronicity is pulled.

Der Vorteil der Erfindung ist, daß nach dem erstmaligen Finden einer Leerzelle eine Aufsynchronisation erst nach der Überprüfung aller Teilsynchronworte dieser Zelle er folgt, nach Abschluß dieser ersten Synchronisation jedoch nur jeweils das erste Teilsynchronwort jeder weiteren Leerzelle zur Überprüfung der bestehenden Synchronität herangezogen wird. Es erfolgt somit eine sichere Erstsynchronisierung, während im Betriebsfall nur eine Verzögerung der Signale in der Länge des ersten Teilsynchronwortes von z. B. fünf Takten pro Endgerät auftritt.The advantage of the invention is that after the first time Find an empty cell after a synchronization checking all partial sync words of this cell follows, but only after completion of this first synchronization the first partial sync word of each additional empty cell is used to check the existing synchronicity. There is thus a secure initial synchronization, while in Operating case only a delay in the length of the signals first partial sync word from z. B. five cycles per terminal occurs.

Im Fall, daß sich 5-bit-Teilsynchronworte einer Leerzelle nicht unterscheiden und ausgehend von einem zu 90% belegten Bus läßt sich mittels der Wahrscheinlichkeitsbetrachtung nachweisen, daß durch das Auftreten der gleichen Bitkombina tion innerhalb der Datenpakete in ca. 2,9% der Erstsynchroni sierungsversuche ein fehlerhafter Zellsynchronismus ein stellen wird. Werden jedoch innerhalb der Leerzellen einander unterschiedliche Teilsynchronworte verwendet, die beispiels weise sende- und empfangsmäßig in einem Speicher abgelegt sein können, so verringert sich unter Beibehaltung aller anderen Parameter die Wahrscheinlichkeit einer Fehl synchronisierung auf einen Wert von ca. 2,7 × 10-8!In the event that 5-bit partial sync words of an empty cell do not differentiate and start from a 90% documented Bus can be viewed using probability prove that the occurrence of the same bit combination tion within the data packets in approx. 2.9% of the first synchronization Attempted cell synchronization will put. However, they are inside each other uses different partial sync words, for example stored in a memory for transmission and reception can be reduced while maintaining all other parameters the probability of a failure synchronization to a value of approx. 2.7 × 10-8!

Die gleiche Länge und der konstante Abstand der Teilsynchron worte untereinander ermöglicht den Einsatz einer äußerst einfachen, mit handelsüblichen Schaltkreisen aufgebauten Synchronisierschaltung.The same length and the constant distance of the partially synchronous words among each other allows the use of an extreme simple, built with commercially available circuits Synchronization circuit.

Durch das Modifizieren eines Grundteilsynchronwortes zum Aufbau der verschiedenen Teilsynchronisierworte läßt sich der Bauteileaufwand noch weiter reduzieren.By modifying a base part sync word to The structure of the different partial synchronization words can be reduce the number of components even further.

Vorteilhaft ist weiterhin, daß durch das mögliche Variieren der maximal erlaubten Anzahl der Datenzellen zwischen den Leerzellen die von dem momentanen Belegungsgrad abhängige und unabhängig vom geplanten Endbelegungsgrad des Nachrichten übertragungssystems optimale Synchronsicherheit erreicht wird.It is also advantageous that the possible variation the maximum allowed number of data cells between the Empty cells that depend on the current occupancy level and regardless of the planned final occupancy of the message transmission system optimal synchronization security is achieved.

Eine Anordnung zur Durchführung des Verfahrens gemäß der Erfindung wird in der Zeichnung näher erläutert.An arrangement for performing the method according to the Invention is explained in more detail in the drawing.

Es zeigtIt shows

Fig. 1 den Aufbau einer, die Teilsynchronworte beinhaltenden Leerzelle, Fig. 1 shows the structure of that part of sync words-containing empty cell,

Fig. 2 eine Synchronisierschaltung, Fig. 2 is a synchronizing circuit,

Fig. 3 eine Schaltung zur Modifizierung der Teilsynchronworte und Fig. 3 shows a circuit for modifying the partial sync words and

Fig. 4 ein Übergangsdiagramm für den Zustand der Schaltung nach Fig. 2. FIG. 4 shows a transition diagram for the state of the circuit according to FIG. 2.

Fig. 1 ist für eine Leerzelle der Länge p = 128 bit ent sprechend der Länge aller Zellen des Übertragungssystems die zeitliche Anordnung eines aus k = 5 bit bestehenden Grundteilsynchronworts S 1 dargestellt, das im Abstand von n = 30 Takten m = 4 Mal in modifizierter Form als weitere Teilsynchronworte S 2 bis S 5 wiederholt wird. Um in der Leerzelle (m + 1) Teilsynchronworte in gleichen Abständen unterbringen zu können, gilt die Beziehung Fig. 1 is for an empty cell of length p = 128 bit accordingly the length of all cells of the transmission system, the timing of a k = 5 bit existing basic sync word S 1 is shown, which is modified at intervals of n = 30 cycles m = 4 times Form is repeated as further partial sync words S 2 to S 5 . The relationship applies in order to be able to accommodate partial sync words at equal intervals in the empty cell ( m + 1)

=(m + 1) k + m (n k) < p,1= (m + 1) k + m (nk) < p , 1

wobei k, m, n, p ganzzahlig sein müssen.where k, m, n, p must be an integer.

In Fig. 2 ist die Synchronisierschaltung für eine nach Fig. 1 aufgebaute Leerzelle dargestellt und im folgenden näher beschrieben.In FIG. 2, the synchronizing circuit is shown for a built-up according to Fig. 1 empty cell and described in detail below.

Die von einem Bus kommenden Datensignale D werden in ein aus 5 Stufen bestehendes erstes Schieberegister SR 1 einge lesen. Das erste in einem ersten Vergleicher VG 1 erkannte und aus k = 5 bit bestehende Grundteilsynchronwort (S 1 in Fig. 1) setzt einen RS-Flip-Flop B auf Q = H und über ein erstes Tor T 1 alle Stufen eines ersten Zählers Z 1 auf L-Potential. Ebenso wird ein aus m = 4 Stufen bestehendes zweites Schieberegister SR 2 über ein zweites Tor T 2 in allen Stufen auf L gesetzt. Über den H-Potential führenden Ausgang Q des RS-Flip-Flops B wird ein drittes Tor T 3 für einen, den Datensignalen D zugehörigen Datentakt DT durchlässig. The data signals D coming from a bus are read into a first shift register SR 1 consisting of 5 stages. The first basic sync word recognized in a first comparator VG 1 and consisting of k = 5 bits ( S 1 in FIG. 1) sets an RS flip-flop B to Q = H and, via a first gate T 1, all stages of a first counter Z 1 to L potential. Likewise, a second shift register SR 2 consisting of m = 4 stages is set to L in all stages via a second gate T 2 . A third gate T 3 becomes permeable for a data clock DT associated with the data signals D via the output Q of the RS flip-flop B carrying H potential.

Nach n = 30 Taktimpulsen liefert der erste Zähler Z 1 für eine Taktdauer des Datentaktes DT H-Potential an ein viertes und fünftes Tor T 4 und T 5. Wird gleichzeitig im ersten Schieberegister SR 1 über den ersten Vergleicher VG 1 ein nachfolgendes Teilsynchronwort erkannt, so wird das vierte Tor T 4 durchlässig und schiebt H-Potential in die mit C bezeichnete 1. Stufe des zweiten Schieberegisters SR 2. Der Weg über das erste Tor T 1 bleibt wegen des am 2. Eingang anliegenden L-Potentials vom Ausgang des Flip-Flops B gesperrt, so daß der erste Zähler Z 1 unge stört weiterzählt.Ton = 30 clock pulses are provided by the first counterZ 1 For a cycle duration of the data cycleDT H potential at a fourth and fifth goalT 4th andT 5. Will be in the same time first shift registerSR 1 about the first comparatorVG 1 a subsequent partial sync word is recognized, that is fourth goalT 4th permeable and pushes H potential in withC. designated 1st stage of the second shift register SR 2nd. The way through the first gateT 1 remains because of the 2. Input of applied L potential from the output of Flip flopsB locked so that the first counterZ 1 unsung interferes counting.

Wird zur Zeit des Anliegens von H-Potential am fünften Tor T 5 im ersten Vergleicher VG 1 kein Teilsynchronwort erkannt, so werden über einen ersten Inverter 11, dem fünften Tor T 5 und einem sechsten Tor T 6 der RS-Flip-Flop B und das zweite Schieberegister SR 2 rückgesetzt. Ein zweiter Zähler Z 2, der jeweils nach 8 Takten einen Übertrag erzeugt, wird direkt vom Ausgang des fünften Tores T 5 rückgesetzt. Gleich zeitig wird vom Ausgang des fünften Tores T 5 ein dritter Zähler Z 3 (der ohne Voreinstellung bis p/8 zählen kann) so voreingestellt, daß nach dem ersten Übertrag vom zweiten Zähler Z 2 auch an seinem Ausgang ein H-Potential auftritt und über ein siebtes (Oder-)Tor T 7 ein vierter Zähler Z 4 rückgesetzt.If no partial synchronous word is recognized in the first comparator VG 1 at the time H potential is applied to the fifth gate T 5 , then the RS flip-flop B and. Via a first inverter 11 , the fifth gate T 5 and a sixth gate T 6 the second shift register SR 2 reset. A second counter Z 2 , which generates a carry after every 8 cycles, is reset directly from the output of the fifth gate T 5 . At the same time, a third counter Z 3 (which can count to p / 8 without presetting) is preset from the output of the fifth gate T 5 in such a way that after the first transfer from the second counter Z 2 an H potential also occurs at its output and above a seventh (or) gate T 7, a fourth counter Z 4 reset.

Für den Fall, daß nach dem Erkennen des Grundteilsynchronwor tes die weiteren Teilsynchronworte (S 1, S 2 bis S 5 in Fig. 1) im Abstand von jeweils n = 30 bit ebenfalls im ersten Ver gleicher VG 1 erkannt werden, werden alle vier mit C, D, E und F bezeichneten Stufen des zweiten Schiebegisters SR 2 nacheinander mit H-Potential versorgt und damit hat diese Schaltung den Synchronismus auf die Zellgrenzen hergestellt. Von der letzten Stufe F des zweiten Schieberegisters SR 2 wird H-Potential an ein achtes Tor T 8 gelegt, so daß der Daten takt DT an den Eingang des zweiten Zählers Z 2 gelangt Das gleiche H-Potential bereitet ein neuntes und zehntes Tor T 9 und T 10 vor und sperrt über einen zweiten Inverter 12 das fünfte Tor T 5. Durch die oben beschriebene Voreinstellung des dritten Zählers Z 3 werden nach 8 Takten, die das achte Tor T 8 passieren, über ein elftes Tor T 11 das neunte und zehnte Tor T 9 und T 10 mit H-Potential versorgt. Wird erneut ein Grundteilsynchronwort S 1 im ersten Vergleicher VG 1 fest gestellt, so wird am Ausgang des neunten Tores T 9 für eine Taktdauer ein Impuls erzeugt, der über das siebte Tor T 7 den vierten Zähler Z 4 rücksetzt.In the event that after the recognition of the basic part synchronous word the further partial synchronous words ( S 1 , S 2 to S 5 in FIG. 1) are also recognized in the first comparison of the same VG 1 at intervals of n = 30 bits, all four are identified with C, D , E and F designated stages of the second shift register SR 2 successively supplied with H potential and thus this circuit has established the synchronism on the cell boundaries. H potential is applied to an eighth gate T 8 from the last stage F of the second shift register SR 2 , so that the data clock DT arrives at the input of the second counter Z 2. The same H potential prepares a ninth and tenth gate T 9 and T 10 and blocks the fifth gate T 5 via a second inverter 12 . By presetting the third counter Z 3 described above, after eight cycles that pass through the eighth gate T 8 , the ninth and tenth gates T 9 and T 10 are supplied with H potential via an eleventh gate T 11 . If a basic part synchronous word S 1 is again determined in the first comparator VG 1 , a pulse is generated at the output of the ninth gate T 9 for a cycle duration, which pulse resets the fourth counter Z 4 via the seventh gate T 7 .

Von nun an werden, solange der Paketsynchronismus aufrecht erhalten bleibt (Kriterium dafür ist das H-Potential am Ausgang F des zweiten Schieberegisters SR 2), mit Hilfe des zweiten und dritten Zählers Z 2 und Z 3 im Abstand von p = 128 Takten (Zellänge) Impulse am Ausgang des elften Tores T 11 erzeugt, die zusammen mit dem H-Potential am Ausgang F des zweiten Schieberegisters SR 2 das neunte und zehnte Tor T 9 und T 10 vorbereiten. Wird im ersten Vergleicher VG 1 gleichzeitig zu Beginn einer Leerzelle das 5-bit-Grundteilsynchronwort S 1 erkannt, so wird über das siebte Tor T 7 der bis zu einer ausreichend großen Zahl zählende vierte Zähler Z 4 rückgesetzt. Erst wenn innerhalb von z. B. 500 Zeitlagen, die 500 Zelldauern entsprechen, kein Leerpaket erkannt wird, erreicht der vierte Zähler Z 4 seine Endstellung und erzeugt einen Impuls, der über das sechste Tor T 6 den RS-Flip-Flop SR 2 B auf Q = L setzt und ebenso über das zweite Tor T 2 das zweite Schieberegister SR 2 in allen 4 Stufen C, D, E und F auf L-Potential setzt.From now on, as long as the packet synchronism is maintained (the criterion for this is the H potential at the output F of the second shift register SR 2 ), using the second and third counters Z 2 and Z 3 at intervals of p = 128 clocks (cell length ) Generates pulses at the output of the eleventh gate T 11 , which together with the H potential at the output F of the second shift register SR 2 prepare the ninth and tenth gates T 9 and T 10 . If, in the first comparator VG 1, the 5-bit basic part sync word S 1 is recognized at the beginning of an empty cell, the fourth counter Z 4, which counts up to a sufficiently large number, is reset via the seventh gate T 7 . Only if within z. B. 500 time slots, which correspond to 500 cell durations, no empty packet is detected, the fourth counter Z 4 reaches its end position and generates a pulse that sets the RS flip-flop SR 2 B to Q = L via the sixth gate T 6 and likewise sets the second shift register SR 2 to L potential in all 4 stages C , D , E and F via the second gate T 2 .

Der am Ausgang des neunten Tores T 9, gleichzeitig Ausgang G der Synchronisierschaltung, im synchronisierten Zustand mehr oder weniger häufig und unregelmäßig auftretende Impuls dient zum Einfügen von Signalen einer hier nicht dargestellten Datensammeleinrichtung auf den für alle Endgeräte vorgesehenen aktiven Sendebus.The pulse occurring at the output of the ninth gate T 9 , at the same time output G of the synchronizing circuit, in the synchronized state more or less frequently and irregularly serves to insert signals from a data collection device, not shown here, on the active transmission bus provided for all terminals.

Die gleiche Schaltung kann auch zur Synchronisierung der Empfangsseite des Endgerätes eingesetzt werden, um die für dieses Endgerät bestimmten Datenpakete zu erkennen. Diese Datenpakete beginnen jeweils mit einer gleichen, den eigent lichen Datenteil vorangestellten Bitkombination (Zellkopf), deren Muster in einem Speicher N abgelegt ist.The same circuit can also be used to synchronize the receiving side of the terminal in order to recognize the data packets intended for this terminal. These data packets each begin with the same bit combination (cell header) preceding the actual data part, the pattern of which is stored in a memory N.

In diesem Fall ist ein zweiter Vergleicher VG 2 erforderlich, der den Inhalt des ersten Schieberegisters SR 1 auf die ebenfalls aus 5 bit bestehende aber vom Grundteilsynchron wort der Leerzelle unterschiedliche Paketmarke untersucht. Das zehnte Tor T 10 wird immer dann geöffnet, wenn der ge suchte Zellkopf im zweiten Vergleicher VG 2 erkannt wird.In this case, a second comparator VG 2 is required, which examines the content of the first shift register SR 1 for the packet mark, which also consists of 5 bits but is different from the basic part synchronous word of the empty cell. The tenth gate T 10 is always opened when the cell head sought is recognized in the second comparator VG 2 .

Um Signallaufzeitunterschiede auszugleichen, ist zwischen dem invertierten Ausgang des RS-Flip-Flops B und dem ersten Tor T 1 eine Verzögerungsleitung V eingeschleift.To compensate for signal delay differences, between the inverted output of the RS flip-flopB and the first gateT 1 a delay lineV looped in.

Eine Modifikationsschaltung M, welche die für den ersten Vergleicher VG 1 benötigten Teilsynchronworte mit der Bit folge a′, b′, c′, d′ und e′ aus dem Grundteilsynchronwort der Bitfolge a, b, c, d und e erzeugt und von den Ausgängen C, D, E und F, sowie vom nichtinvertierten Ausgang Q des RS-Flip-Flops B angesteuert wird ist nachfolgend in der Fig. 3 beschrieben.A modification circuit M , which generates the partial sync words required for the first comparator VG 1 with the bit sequence a ', b ', c ', d ' and e 'from the basic sync word of the bit sequence a , b , c , d and e and from the Outputs C , D , E and F , and is controlled by the non-inverted output Q of the RS flip-flop B is described below in FIG. 3.

Der in Fig. 3 gezeigte mögliche Aufbau einer Modifizierungs schaltung besteht aus einem Inverter, vier Exklusiv-Oder, acht Nand-Gliedern und vier Oder-Gliedern. Die Eingänge a, b, c, d und e, also das Bitmuster des Grundteilsynchronwortes und die Ausgänge a′, b′, c′, d′ und e′ entsprechend den modifizierten Teilsynchronworten sind identisch mit den Signal bezeichnungen in Fig. 3.The possible structure of a modification circuit shown in Fig. 3 consists of an inverter, four exclusive-OR, eight Nand gates and four OR gates. The inputs a , b , c , d and e , i.e. the bit pattern of the basic part sync word and the outputs a ', b ', c ', d ' and e 'corresponding to the modified partial sync words are identical to the signal designations in Fig. 3rd

Die Ansteuerung dieser Schaltung erfolgt von den Signalen des Ausgangs Q des RS-Flip-Flops B, hier als Signal B benannt und von den Ausgangssignalen C, D, E und F des zweiten Schiebe registers SR 2 in Fig. 2. This circuit is controlled by the signals of the output Q of the RS flip-flop B , here designated as signal B , and by the output signals C , D , E and F of the second shift register SR 2 in FIG. 2.

Während einer Erstsynchronisation werden also nacheinander das Grundteilsynchronwort und die darauf folgenden Teil synchronwörter (S 1, S 2 bis S 5 in Fig. 1) entsprechend dem Ausgangssignal des S-Flip-Flops und des zweiten Schiebe registers ausgegeben. Nach der Erstsynchronisation gelangt jedoch nur das Grundteilsynchronwort zur Überprüfung der laufenden Synchronisation an die Ausgänge dieser Schaltung.During an initial synchronization, the basic part synchronizing word and the subsequent partial synchronizing words ( S 1 , S 2 to S 5 in FIG. 1) are output one after the other in accordance with the output signal of the S flip-flop and the second shift register. After the initial synchronization, however, only the basic part synchronization word for checking the current synchronization is sent to the outputs of this circuit.

Das in Fig. 4 gezeigte Übergangsdiagramm der Synchronisier schaltung beginnt mit dem asynchronen Zustand A. Ein erstes gefundenes Grundteilsynchronwort versetzt den Zustand der Schaltung in den Status B, von dem aus ein im Abstand von n bit gefundenes erstes modifiziertes Teilsynchronwort (S 2 in Fig. 1) die Schaltung in den Zustand B bringt und jedes weitere erkannte Teilsynchronwort (S 3 bis S 5) die Schaltung den Zu stand F erreichen läßt. Von den Zuständen B bis E, die nach n × (m-1) Takten im Falle einer erfolgreichen Suche nach den Teilsynchronworten durchlaufen werden, wird dieser Synchronsuchlauf beim Nichterkennen nur eines Teilsynchronwor tes sofort abgebrochen, d. h. die Schaltung kehrt in den asynchronen Zustand A zurück und sucht erneut das Grundteilsyn chronwort um dann erneut in den Zustand B zu gelangen.The transition diagram shown in Fig. 4 of the synchronizing circuit begins with the asynchronous state A. A first found basic sync word sets the state of the circuit into status B , from which a first modified partial sync word found at intervals of n bits ( S 2 in FIG. 1) brings the circuit into state B and every further recognized partial sync word ( S 3 to S 5 ) the circuit can reach the F state . From the states B to E , which are run through after n × (m -1) clock cycles in the event of a successful search for the partial synchronous words, this synchronous search run is terminated immediately if only one partial synchronous word is not recognized, i.e. the circuit returns to the asynchronous state A. and searches again for the basic sync word and then goes back to state B.

Hat die Schaltung den Zustand F erreicht, so wird sie nach p-(n × m) bit in den Zustand F 1 überführt und beginnt jetzt nach t = t + p mit der Suche nach den Grundteil synchronworte (entspricht der Suche nach Leerzellen) wenn die Schaltung den Sendebus bedient oder nach Daten paketen mit der im Speicher (N in Fig. 2) abgelegten und dadurch voreingestellten Bitkombination des eigenen logischen Kanals, wenn die Schaltung für Empfangszwecke eingesetzt wird.If the circuit has reached state F , it is converted to state F 1 after p- (n × m) bit and now begins after t = t + p to search for the basic part of the sync words (corresponds to the search for empty cells) if the circuit operates the transmission bus or according to data packets with the bit combination of the own logical channel stored in the memory ( N in FIG. 2) and thereby preset, if the circuit is used for reception purposes.

Wird nach der erfolgreichen Synchronisation innerhalb von z. B. 500 Paketen, abhängig vom Belegungsgrad des Nachrichten übertragungssystems und durch den vierten Zähler (Z 4 in Fig. 2) voreingestellt keine Leerzelle, also kein Grundteil synchronwort erkannt, so kehrt die Schaltung in den asynchronen Zustand A zurück.After successful synchronization within z. B. 500 packets, depending on the degree of occupancy of the message transmission system and preset by the fourth counter ( Z 4 in Fig. 2) no empty cell, so no base sync word detected, the circuit returns to the asynchronous state A.

Claims

1. A method for synchronizing end devices within a message transmission system with asynchronous time slot access, in which the data in digitized form are sent / received as data packets of constant length via transmission / reception buses and, if user information is not transmitted, empty packets of the same length are inserted instead of the data packets , characterized in that there are several partial synchronous words ( S 1 to S 5 ) within each empty packet.

2. The method according to claim 1, characterized in that the partial synchronous words ( S 1 to S 5 ) have the same distance from one another.

3. The method according to claim 2, characterized in that the start of the first partial sync word ( S 1 ) matches the start of the empty packet.

4. The method according to claim 3, characterized in that the partial synchronous words ( S 1 to S 5 ) differ from one another within an empty packet and these synchronous words ( S 1 to S 5 ) are in the same position in all empty packets.

5. The method according to claim 4, characterized in that a part of the partial synchronous words ( S 2 to S 5 ) are derived from an original basic part synchronous word ( S 1 ).

6. The method according to claim 5, characterized in that the partial sync words generated on the transmission side ( S 1 to S 5 ) and the sync words generated for comparison on the receiving side ( S 1 to S 5 ) are generated by the same method.

7. The method according to claim 1, characterized in that only after the recognition of all partial sync words ( S 1 to S 5 ) of an empty packet of synchronism is established and otherwise a new synchronization process is initiated.

8. The method according to claim 3, 4 and 7, characterized in that after synchronization, each packet is checked for presence before only the first partial sync word ( S 1 ).

9. The method according to claim 8, characterized in that a resynchronization takes place only after the absence of a certain number of first partial sync words ( S 1 ).

10. The method according to claim 9, characterized in that the number of maximum first partial sync words to be missed ( S 1 ) is dependent on the degree of occupancy of the transmission system.