DE3004054A1

DE3004054A1 - Digital low-pass filter circuit - has flip=flop set and reset by and-gates and coupled to output delay circuit

Info

Publication number: DE3004054A1
Application number: DE19803004054
Authority: DE
Inventors: Werner 3051 Haste Henze
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: HENZE, WERNER, 3000 HANNOVER, DE
Priority date: 1980-02-05
Filing date: 1980-02-05
Publication date: 1981-08-06
Also published as: DE3004054C2

Abstract

The filter has an RS flip flop (3) with a set input (5) and a reset input (4). The flip flop's output is passed to a delay circuit (9). The input signal to the filter is passed to the set and reset inputs via two gates (7,8). The gates are controlled by the output from the delay circuit such that they are opened alternately. The gates are AND-gates. One AND-gate receives the input signal via an inverter (6). The delay circuit consists of at least one D-flipflop or it may be a series of logic gates or monostable flipflop. An RC timing circuit may define the cut-off frequency. The transition between the pass and stop regions of the filter is as steep as possible.

Description

Digitales Tiefpaßfilter Digital low-pass filter

Bei der digitalen Signalverarbeitung, bei PLL-Schaltungen und Nischschaltungen besteht häufig die Aufgabe, niederfrequente Nutzsignale von hochfrequenten Störsignalen zu trennen. hierzu dienen in der Regel Tiefpaßfilter, die als R/C-Kombinationen aufgebaut sind. Es ist zwar möglich, die Flankensteilheit eines derartigen Filters durch Erhöhung der Ordnungszahl zu verbessern, gleichzeitig ergibt sich aber eine erhöhrte Phasendrehung, und der Materialaufwand steigt.In digital signal processing, in PLL circuits and niche circuits there is often the task of removing low-frequency useful signals from high-frequency interference signals to separate. low-pass filters, which are used as R / C combinations, are generally used for this purpose are constructed. It is possible to adjust the slope of such a filter to improve by increasing the ordinal number, but at the same time there is one increased phase rotation, and the cost of materials increases.

Für die eingangs genanntenAnwendungsfälle ist jedoch ein Filter erwünscht, das im Durchlaßbereich bis zu einer Grenzfrequenz ein konstantes Übertragungsmaß besitzt und das oberhalb der Grenzfrequenz eine Dämpfung für die Eingangssignale bewirkt, wobei das Übergangsverhalten zwischen Durchlaß- und Sperrbereich einen möglichst steilen Verlauf besitzt.For the applications mentioned at the beginning, however, a filter is desirable. that in the pass band up to a cut-off frequency a constant transmission factor possesses and that above the cut-off frequency an attenuation for the input signals causes, whereby the transition behavior between the pass band and stop band a as steep as possible.

Diese Aufgabe wird bei einem digitalen Tiefpaßfilter gemäß dem Oberbegriff des Anspruchs 1 durch die im Kennzeichen angegebene Erfindung gelöst. Weiterbildungen und vorteilhafte Ausfiihrungsformen sind in den Unteransprüchen angegeben. Ein zu filterndes Signalgemisch, das aus Schwingungen mit unterschiedlichen Amplituden besteht, ist vor der Verarbeitung durch das Filter mittels eines Amplitudenbegrenzers zu behandeln.This task is performed in the case of a digital low-pass filter according to the preamble of claim 1 solved by the invention indicated in the characterizing part. Advanced training and advantageous embodiments are specified in the subclaims. One to Filtering composite signal, which consists of vibrations with different amplitudes is before processing by the filter using an amplitude limiter to treat.

Ein Anwendungsgebiet des digitalen Filters ergibt sich z.B.One field of application for the digital filter is e.g.

bei einem Einseitenbandempfänger mit Frequenzrcgenerierung über eine PLL-Schleife, bei dem ein Differenzfrequenzsignal durch Uberlagerung des empfangenen Restträ.gers mit einem intern erzeugten Hilfsträger gewonnen wird. Dieses Differenzsignal enthält auch noch Durchlaufen eines Begrenzers noch hochfrequente Signalanteile, die im Zeitintervall des Potentialwechsels bei niederfrequentem Differenzfrequenzsignal auftreten. Da die Periodendauer des Differenzfrequenzsignals gemessen und zur Steuerung weiterer Stufen ausgenutzt wird, ist ein von hochfrequenten Störungen befreites Signal erforderlich.in the case of a single sideband receiver with frequency generation via a PLL loop in which a differential frequency signal is generated by superimposing the received Remaining carrier is obtained with an internally generated auxiliary carrier. This difference signal also contains high-frequency signal components when passing through a limiter, those in the time interval of the potential change in the case of a low-frequency differential frequency signal appear. Since the period of the difference frequency signal is measured and used for control If further stages are used, it is freed from high-frequency interference Signal required.

Die Erfindung wird nun anhand eines Ausführungsbeispiels erläutert und die Wirkung der Schaltung beim Einsatz in einem Einseitenbandempfänger zur Filterung des hochfrequenten Anteils bei einem Differenzfrequenzsignal anhand eines Signaldiagramms veranschaulicht.The invention will now be explained using an exemplary embodiment and the effect of the circuit when used in a single sideband receiver for filtering of the high-frequency component in a differential frequency signal based on a signal diagram illustrated.

Fig. 1 zeigt eine Ausführungsform der Erfindung, Fig. 2 und 3 zugehörige Inipulsdiagramme, Fig. 4 bis 6 verschiedene Verzögerungsanordnungen und Fig. 7 ein Impulsdiagramm zur Schaltung gemäß Fig. 6.Fig. 1 shows an embodiment of the invention, FIGS. 2 and 3 associated therewith Pulse diagrams, FIGS. 4 to 6 different delay arrangements and FIG Pulse diagram for the circuit according to FIG. 6.

Das in Fig. 1 dargestellte Filter enthalt ein RS-Flip-Elop 3, eine Verzögerungsanordnung 9, zwei UND-Verknüpfungsglieder 7 und 8 sowie zwei Inverter 6 und io. Von einer Eingangsklernmc 1 führt ein erster Weg über das Verkrnipfungsglied 8 zu einem Setzeingang 5 des RS-Flip-Flops 3 und ein zweiter Weg über den Inverter 6 und das UND-Verknüpfunssslied 7 zu einem Rücksetzeingang 4. Die UND-Verknüpfungsglieder 7 und 8 dienen als gesteuerte Torschaltungen. Ein Ausgang des RS-Flip-Flops 3 ist einerseits an eine Ausgangsklemme 2 des Filters gefijhrt und andererseits mit dem Eingang der Verzögerungsanordnung 9 verbunden. Der Ausgang der Verzögerungsanordnung 9 ist einer seits über das UND-Verknüpfungsglied 7 mit dem Rücksetzeingang 4 des RS-Flip-Flops 3 und andererseits über den Inverter 10 und das UND-Verknüpfungsglied 8 mit dem Setzeingang 5 des Flip-Flops verbunden.The filter shown in Fig. 1 includes an RS flip-Elop 3, a Delay arrangement 9, two AND gates 7 and 8 and two inverters 6 and io. A first path leads from an input terminal 1 via the link element 8 to a set input 5 of the RS flip-flop 3 and a second way via the inverter 6 and the AND link 7 to a reset input 4. The AND links 7 and 8 serve as controlled gate circuits. An output of the RS flip-flop 3 is on the one hand to an output terminal 2 of the filter and on the other hand to the Input of the delay arrangement 9 connected. The output of the delay arrangement 9 is one on the other hand via the AND logic element 7 with the reset input 4 of the RS flip-flop 3 and on the other hand via the inverter 10 and the AND gate 8 connected to the set input 5 of the flip-flop.

Im folgenden wird davon ausgegangen, daß an der Eingangsklemme 1 zunächst L-Potential anliegt. Es ergeben sich dann die in der Fig. 2 aufgeführten Potentiale an bestimmten charakteristischen Punkten der Schaltung. Die Schaltungspunkte sind folgendermaßen bezeichnet: I = Eingangssignal A = Signal am Ausgang des RS-Flip-Flop und gleichzeitig an der Ausgangsklemme 2 B = Signal-hinter der Verzögerungsanordnung B = Signal hinter dem Inverter 10 S = Signal am Setzeingang 5 R = Signal am Rücksetzeingang 4 Der Rücksetzeingang 4 bleibt nach einem Signalsprung des Eingangssignals I auf H-Potential so lange gesperrt, bis die Verzögerungszeit V der Verzögerungsanordnung 9 abgelaufen z ist. Erst dann wird das Potential am Punkt B gleich dem am Punkt A. Bei der Darstellung in Fig. 2 sind in der Praxis auftretende geringe Laufzeiten der Bauteile berücksichtigt.In the following it is assumed that at the input terminal 1 initially L potential is applied. The potentials listed in FIG. 2 then result at certain characteristic points of the circuit. The switching points are denoted as follows: I = input signal A = signal at the output of the RS flip-flop and at the same time at the output terminal 2 B = signal behind the delay arrangement B = signal behind the inverter 10 S = signal at the set input 5 R = signal at the reset input 4 The reset input 4 remains open after the input signal I has jumped H potential blocked until the delay time V of the delay arrangement 9 has expired z. Only then does the potential at point B become equal to that at point A. In the illustration in Fig. 2, the short running times that occur in practice of the components are taken into account.

Während einer hochfrequenten Schwingung des Eingangssignals I kann das RS-Flip-Flop in Folge der Verzögerung nicht zurückgesetzt werden. Das dem Rücksetzeingang vorgeschaltete Gatter 7 bleibt nämlich noch für die Zeit der Verzögerung V gesperrt.During a high-frequency oscillation of the input signal I can the RS flip-flop cannot be reset as a result of the delay. The reset input Upstream gate 7 remains blocked for the time of the delay V.

z Erst nach Ablauf der Verzögerungszeit kann ein von H auf L Potential geändertes Potential am Eingang 1 auch einen Potentialwechsel am Ausgang der Kippstufe bewirken. Der Vorgang beim Rücksetzen ist im Prinzip der gleiche wie beim Setzen des Flip-Flops. z Only after the delay time has elapsed can a potential change from H to L changed potential at input 1 also a potential change at the output of the flip-flop cause. The process for resetting is basically the same as for setting of the flip-flop.

Die Wirkung der Schaltung ist in Fig. 3 verdeutlicht.The effect of the circuit is illustrated in FIG. 3.

Das in Fig. 3 dargestilte Diagramm-zeigt einen Vergleich zwischen dem dem Eingang 1 zugeführten Signal und dem am Ausgang 2 abgegriffenen Signal. Es veranschaulicht die Funktion des Filters beim Einsatz in einem Einseitenbandempfänger, bei dem ein mit hochfrequenten Störungen überlagertes Differenzfrequenzsignal verarbeitet wird. Das Eingangssignal ist mit I, das Ausgangssignal mit A bezeichnet. Man erkennt, daß bei dem ersten kurzzeitigen Potenialwechsel des Eingangssignals I von H auf L das Ausgangssignal A bereits seinen Wert ändert; daß aber die darauf folgenden hochfrequenten Schwingungen keinen weiteren Potentialwechsel beim Ausgangssignalwechsel bewirken.The diagram shown in FIG. 3 shows a comparison between the signal fed to input 1 and the signal tapped at output 2. It illustrates the function of the filter when used in a single sideband receiver, in which a differential frequency signal superimposed with high-frequency interference is processed will. The input signal is labeled I and the output signal is labeled A. One recognises, that at the first brief change in potential of the input signal I from H to L the output signal A already changes its value; but that the following high-frequency oscillations no further potential change when the output signal changes cause.

Erst nach Ablauf der Verzögerungszeit ändert das Ausgangssignal bei dem ersten Potentialwechsel der hochfrequenten Schwingung seinen Zustand und behält diesen für die Dauer der hochfrequenten Überlagerung bei. Auf diese Weise werden die hochfrequenten Störanteile ausgefiltert.Only after the delay time has elapsed does the output signal change at the first change in potential of the high-frequency oscillation and retains its state this for the duration of the high-frequency superposition. Be that way the high-frequency interference is filtered out.

Eine AusführungsBrm der Verzögerungsanordnung 9 ist in Fig. 4 dargestellt. Aus zwei hintereinander geschalteten, getakteten D-Flip-Flops ii und 12 ist ein Schieberegister gebildet. Mit jeder Taktflanke wird die am Eingang des jeweiligen D-Flip-Flops anliegenden Information an dessen Ausgang weitergegeben.An embodiment of the delay arrangement 9 is shown in FIG. From two series-connected, clocked D-flip-flops ii and 12 is one Shift register formed. With each clock edge, the one at the input of the respective D flip-flops passed information pending at its output.

Zwischen der Verzögerungszeit t, der Periodendauer des Taktes T für die D-Flip-Flops und der Periodendauer des Eingangssignals des Filters T1 muß folgende Beziehung bestehen. s kleiner T kleiner 0,5 Ti.Between the delay time t, the period of the clock T for the D flip-flops and the period of the input signal of the filter T1 must be as follows Relationship. s less than T less than 0.5 Ti.

Wenn die Verzögerungszeit r sehr klein ist, kann die Verzögerungsanordnung auch durch eine Anzahl von Gattern erzeugt werden; wie in Fig. 5 dargestellt.If the delay time r is very small, the delay arrangement can also generated by a number of gates; as shown in FIG.

In Fig. 6 ist die Gesamtschaltung eines Filters dargestellt mit einer Verzögerungsanordnung, die mit einer monostabilen Kippstufe 17 und einem D-Flip-Flop 18 realisiert ist. Die beispielsweise durch ein RC-Glied vorgegebene Haltezeit TM ann der monostabilen Kippstufe 17in folgender Beziehung zu der Verzögerungszeit TV und der Periodendauer T des Eingangssignals stehen: TM ist gleich TV undkleiner 0,5 T1. Fig. 7 zeigt zur Verdeutlichung der Wirkungsweise der Schaltung gemäß Fig. 6 die Signale an einigen Schaltungspunkten. Es sind wiederum geringe Laufzeiten der Schaltungsblöcke mit eingezeichnet.In Fig. 6, the overall circuit of a filter is shown with a Delay arrangement with a monostable multivibrator 17 and a D flip-flop 18 is realized. The holding time TM predetermined by an RC element, for example ann the monostable multivibrator 17 in the following relation to the delay time TV and the period T of the input signal stand: TM is equal to TV and smaller 0.5 T1. FIG. 7 shows the mode of operation of the circuit according to FIG. 6 the signals at some switching points. Again, there are short runtimes the circuit blocks are also drawn.

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Claims

P a t e n t a n s p r ü c h e Digital low-pass filter, characterized in that that a flip-flop (3) with set (5) and reset input (4) is present, that the output signal of the multivibrator (3) to the input of a delay arrangement (9) is fed that the input signal of the low-pass filter to the set (5) and the reset input (4) can be supplied via a gate circuit (7,8) each and that the gate circuits (7,8) from the output signal of the delay arrangement (9) are controlled so that they are from can alternatively be opened according to the output signal.

2. Low-pass filter according to claim 1, characterized in that the Trigger stage is formed by an R / S flip-flop (3).

3. Low-pass filter according to claim 1 or 2, characterized in that the gate circuits are designed as AND gates (7,8), each an input of the AND gates from the output of the delay arrangement (9) is controlled and the input signal is fed to the other input.

4. Low-pass filter according to one of claims 1 to 3, characterized in that that the one gate circuit (7) the input signal is inverted and that the other gate circuit (8) the control signal from the output of the delay arrangement (9) is supplied inverted.

5. Low-pass filter according to one of claims 1 to 4, characterized in that that the delay arrangement (9) consists of at least one operating as a D flip-flop Tilting stage (ii) is formed.

6. Low-pass filter according to one of claims 1 to 4, characterized in that that the delay arrangement (9) is a series circuit of several logic gates (13,1i, 15, 16) serves.

7. Low-pass filter according to one of claims i to 4, characterized in that that a monostable multivibrator (17) is used as the delay arrangement (9) and that the limit frequency is formed by the time constant of an R / C element.