DE3001331C2

DE3001331C2 -

Info

Publication number: DE3001331C2
Application number: DE19803001331
Authority: DE
Inventors: Winfried Dipl.-Ing. 7133 Maulbronn De Kloetzner; Werner Dipl.-Phys. 7257 Ditzingen De Nitschke; Manfred Ing.(Grad.) 7012 Fellbach De Schenk
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1980-01-16
Filing date: 1980-01-16
Publication date: 1989-12-07
Also published as: JPS56106460A; SE8100210L; DE3001331A1

Description

Im Zuge der immer umfangreicheren Datenverarbeitung von Betriebs kenngrößen einer Brennkraftmaschine wird es immer vordringlicher, Einzeldaten, Zwischenwerte oder Fehlercodes auf Wunsch auf eine externe Signalverarbeitungs- oder Anzeigeeinheit zu geben. Beispielsweise können Augenblickswerte der Drehzahl, der Temperatur, der Last oder Fehlercodes im Rahmen eines Selbsttests der Anlage interessant sein. Dabei stellt sich das Problem der möglichst einfachen Auskopplung dieser Daten aus den jeweiligen Speichern über den Datenbus. Grundsätzlich sind derartige Übertragungssysteme bekannt. Bei ihnen wird das Datenwort in ein Schieberegister eingelesen, dessen Inhalt dann seriell übertragen wird. Dabei entspricht bei bekannten Anlagen die Taktfrequenz des Systems derjenigen der Übertragungs- und Empfängereinheit. Daß dabei Synchronisierungsprobleme auftreten und infoIge dessen Störungs quellen gegeben sind, leuchtet ein. Aus der Veröffentlichung L. A. Mitta "Transmission Speed Indentification Scheme", IBM Technical Disclosure Bulletin, Vol. 14, Nr. 10, März 1972, Seite 3065 bis 3066 ist bereits ein serielles Datenübertragungssystem bekannt, bei dem die Übertragung der Geschwindigkeit schwanken kann. Hierbei sendet das langsamste Terminal ein Wort aus, das dem Sender zur Geschwin digkeitserkennung dient. Aufgrund des ausgesandten Wortes wird die Übertragungsgeschwindigkeit festgelegt. Die Übertragung eines Wortes nimmt relativ viel Zeit in Anspruch, so daß insbesondere bei der schnellen Datenübertragung in Istzeit, wie sie im Kraftfahrzeug erforderlich ist, Probleme mit der Übertragungsgeschwindigkeit auftreten. Aus der Zeitschrift "Elektroniker" Nr. 5/1977, Seite EL 7 bis EL 15 ist der Aufbau von Bussystemen bekannt. Zur seriellen Datenübertragung wird in dieser Druckschrift vorgeschlagen, einen festen, von einer zentralen Steuerung vorgegebenen Takt- und Instruktionszyklus zu benutzen. Durch die zentrale Synchronisation ist sichergestellt, daß Abweichungen vom zentralen Takt nicht auftreten können.In the course of the ever more extensive data processing of operations characteristics of an internal combustion engine, it is becoming increasingly Individual data, intermediate values or error codes on request on one to give external signal processing or display unit. For example, instantaneous values of speed, temperature, the load or error codes as part of a self-test of the system to be interesting. The problem arises as far as possible simple extraction of this data from the respective memories the data bus. Such transmission systems are fundamentally known. With them the data word is in a shift register read, the content of which is then transferred serially. Here corresponds to the clock frequency of the system in known systems that of the transmission and receiver unit. That there Synchronization problems occur and infoIge its malfunction sources are available, lights up. From the publication L. A. Mitta "Transmission Speed Identification Scheme", IBM Technical Disclosure Bulletin, Vol. 14, No. 10, March 1972, pages 3065 to 3066 a serial data transmission system is already known in which the transmission of the speed can fluctuate. Here sends the slowest terminal a word from that the transmitter to the speed detection. Because of the word sent, the Transmission speed set. The transmission of a word takes a relatively long time, so that especially at fast data transmission in actual time, as in the motor vehicle is required problems with the transmission speed occur. From the magazine "Elektroniker" No. 5/1977, page EL 7 up to EL 15, the structure of bus systems is known. For serial Data transmission is proposed in this document, a fixed clock and clock set by a central control Instruction cycle to use. Through the central synchronization ensures that there are no deviations from the central clock may occur.

Es ist Aufgabe der Erfindung, ein Verfahren zur Datenübertragung und eine Vorrichtung dazu zu schaften, bei dem trotz schwankender Takt frequenz eine sichere Datenübertragung zum Empfänger gewährleistet ist.It is an object of the invention to provide a method for data transmission and a device to do so, despite the fluctuating clock frequency ensures secure data transmission to the receiver is.

Diese Aufgabe wird durch die Verfahrensmerkmale der Patent ansprüche 1 bis 3 gelöst. Die Patentansprüche 4 und 6 geben eine Vorrichtung bzw. eine Schaltungsanordnung zur Durchführung der Verfahren wieder.This task is accomplished through the process features of the patent claims 1 to 3 solved. Claims 4 and 6 give a device or a circuit arrangement for performing the method again.

Advantages of the invention

Die erfindungsgemäßen Verfahren haben den Vorteil, daß die Takt frequenz im relativ starken Umfang schwanken kann, ohne daß die Datenübertragung gestört wird. Durch die Verwendung eines Startbits wird die Datenübertragung wesentlich abgekürzt. da für die Über tragung eines Datenworts nur unwesentlich längere Zeit beansprucht wird. Dadurch ist es möglich, beispielsweise das Startbit jedem Wort voranzustellen, so daß eine sichere Synchronisation des empfänger seitigen Abtastfrequenzgenerators möglich ist. Auch kurzzeitige Übertragungsschwankungen führen aus diesem Grunde nicht zu einer Störung der Datenübertragung, so daß beispielsweise Beeinflussungen durch die Betriebsspannung oder die Temperatur, die insbesondere im Kraftfahrzeug stark schwanken, ausgeschlossen sind. The methods according to the invention the advantage that the clock frequency can fluctuate to a relatively large extent without the Data transmission is disrupted. By using a start bit the data transfer will be significantly shortened. there for the over wearing a data word takes only a little longer becomes. This makes it possible, for example, the start bit of each word to put in front, so that a safe synchronization of the receiver side sampling frequency generator is possible. Even short-term For this reason, transmission fluctuations do not lead to one Disruption of data transmission, so that for example interference by the operating voltage or the temperature, especially in the Motor vehicle fluctuate greatly, are excluded.

Bei einer weiteren vorteilhaften Ausgestaltung der Erfindung ist sichergestellt, daß die vom Sender bereitgestellten Daten durch ein Taktsignal des Empfängers übertragen werden, wobei durch die Verwendung eines einzigen Taktsignalgenerators auf besonders einfache Art und Weise sichergestellt wird, daß die vom Sender übertragenen Daten vom Empfänger aufgenommen werden. Auch hier stören Schwankungen des Taktes bei der Datenübertragung nicht, da das Aussenden der Daten vom Empfänger und der Empfang der Daten durch den Empfänger synchronisiert sind.In a further advantageous embodiment of the invention ensures that the data provided by the transmitter through a Clock signal of the receiver are transmitted, whereby by the Use of a single clock signal generator on particular simple way that ensures that from the transmitter transmitted data are recorded by the recipient. Here too do not disturb fluctuations in the clock during data transmission, since sending the data from the recipient and receiving the data are synchronized by the receiver.

Durch die Vorrichtungsansprüche sind besonders vorteilhafte und einfache Schaltungsanordnungen zur Realisierung der Verfahren unter Schutz gestellt. Für die Datenübertragung ist es besonders zweck mäßig, ein aIs Schieberregister ausgebildeten Parallel-Serienwandler zu verwenden, der beim letzteren Verfahren durch einen im Empfänger befindlichen Taktgenerator gesteuert wird. Mit jedem Taktimpuls wird dabei ein Signal des Schieberregisters ausgelesen, ohne gleichzeitig vom Empfänger aufgenommen zu werden. Hierbei erfolgt zweckmäßiger weise die Übertragung des Taktes und die Datenübertragung über getrennte Leitungen.Due to the device claims are particularly advantageous and simple circuit arrangements to implement the method below Protection. It is particularly useful for data transmission moderate, a parallel-series converter designed as a slide register to use the latter method by one in the recipient located clock generator is controlled. With every clock pulse read out a signal from the slide register without simultaneously to be picked up by the recipient. This is more convenient assign the transmission of the clock and the data transmission separate lines.

Der Empfang der Daten bei einer Schaltungsanordnung für ein Ver fahren gemäß des ersten Verfahrensanspruchs hat es sich als besonders vorteilhaft herausgestellt, im Empfänger einen Zähler zur Auszählung der Startbitlänge vorzusehen und mittels dieses Zählers eine Abtastschaltung für die Daten zu steuern. Dadurch läßt sich die Synchronisation am einfachsten gestalten.The receipt of the data in a circuit arrangement for a Ver drive according to the first procedural claim it has proven to be particularly advantageous, a counter in the receiver Count the start bit length and use this counter to control a sampling circuit for the data. This allows the The easiest way to make synchronization.

Um zu verhindern, daß Daten in das Schieberregister während des Übertragungsvorganges eingelesen werden, ist es zweckmäßig einen Zwischenspeicher vorzusehen, in den die Daten beispielsweise vom Rechner eingelesen werden und in einer Übertragungspause in das Schieberegister übernommen werden. To prevent data from entering the shift register during the Transfer process are read, it is useful one To provide temporary storage in which the data, for example, from Computer can be read and in a transmission pause in the Shift registers are adopted.

Die erfindungsgemäße Einrichtung läßt sich besonders vorteilhaft zur Datenübertragung innerhalb eines Kraftfahrzeuges, bzw. zum Auslesen von Fehlercodes aus dem Kraftfahrzeug verwenden.The device according to the invention can be particularly advantageous for Data transmission within a motor vehicle, or for reading out use of error codes from the motor vehicle.

drawing

Beispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden beschrieben und näher erläutert. Es zeigtExamples of the invention are shown in the drawing and are described and explained in more detail below. It shows

Fig. 1 ein grobes und prinzipielles Block schaltbild der Übertragungseinrichtung, Fig. 1 is a rough and basic block diagram of the transmission device,

Fig. 2 ein de taillierteres Blockschaltbild einer Übertragungseinrich tung mit zwei Verbindungsleitungen, Fig. 2 is a block diagram of a de taillierteres Übertragungseinrich tung with two connection lines,

Fig. 3 das Schalt bild eines einfachen Frequenzgenerators, Fig. 3 is a circuit diagram of a simple frequency generator,

Fig. 4 ein Schaltbild einer Einrichtung zum Erzeugen von Schiebe takten, die impulsmäßig in Fig. 5 dargestellt sind, Fig. 4 is a circuit diagram of a clock means for generating shift represented pulse- in Fig. 5,

Fig. 6 eine einfache Schaltung zum automatischen Reset nach dem Einschalten, Fig. 6 shows a simple circuit for automatically reset after switching on,

Fig. 7a eine senderseitige Zusatz schaltung zum Blockieren der Übertragung von Daten wäh end des Ladevorganges des Parallel-Serien-Wandlers, Fig. 7a, a transmitter-side additional circuit for blocking the transmission of data currency end of the charging process of the parallel-to-serial converter,

Fig. 7b eine Alternative zum Gegenstand von Fig. 7a, FIG. 7b an alternative to the subject matter of FIG. 7a,

Fig. 7c ein zum Gegenstand von Fig. 7b gehörendes Im pulsdiagramm, Fig. 7c the subject of Figure 7b. Belonging in the pulse diagram,

Fig. 8 sowie die Fig. 9a und 9b weitere Möglichkeiten einer Zusatzschaltung, wobei das zum Gegen stand von Fig. 9b gehörende Impulsdiagramm in Fig. 9c dargestellt ist. Fig. 8 and FIGS. 9a and 9b further possibilities of an additional circuit, the pulse diagram belonging to the subject of Fig. 9b is shown in Fig. 9c.

Eine Schaltungsmöglichkeit zur Daten übertragung mittels einer einzigen Leitung zeigt Fig. 10A circuit option for data transmission by means of a single line is shown in FIG. 10

und das Impulsdiagramm ist in Fig. 11 dargestellt.and the timing diagram is shown in FIG. 11.

Die empfängerseitige Schaltungsanordnung zur senderseitigen Anordnung nach Fig. 10 zeigt Fig. 12 zusammen mit dem dazugehörenden Impulsdiagramm von Fig. 13.The receiver-side circuit arrangement for the transmitter-side arrangement of FIG. 10, FIG. 12 together with the associated timing diagram of Fig. 13.

Description of the embodiments

Die Ausführungsbeispiele betreffen Einrichtungen zur Da tenübertragung zwischen einem Steuergerät für Betriebskenn größen einer Brennkraftmaschine und Anzeige- bzw. Dia gnosesystemen. Dabei können neben einzelnen Betriebskenn größen wie Drehzahl- und Lastsignalen auch Steuergrößen wie z. B. das Schließwinkelsignal, das Einspritzsignal, Getriebeschaltsignale oder jedoch Fehlercodes zu einer Diagnoseeinheit übertragen werden. Gerade das zuletzt ge nannte Beispiel verdeutlicht die mögliche Trennung zwi schen dem Bord-Gerät im Kraftfahrzeug und einer stationä ren Meßeinheit z. B. in einer Werkstätte.The exemplary embodiments relate to devices for da transmission between a control unit for operational characteristics sizes of an internal combustion engine and display or slide forecasting systems. In addition to individual company codes variables such as speed and load signals also control variables such as B. the closing angle signal, the injection signal, Gear shift signals or fault codes for one Diagnostic unit are transmitted. Just that last ge cited example illustrates the possible separation between rule the on-board device in the motor vehicle and a stationary ren measuring unit z. B. in a workshop.

Eine Begrenzung der zu übertragenden Daten hinsichtlich ihrer Anzahl sowie ihrer Art ist nicht vorgesehen. We sentlich ist allein die serielle Datenübertragung von in digitaler Form vorliegenden allgemeinen Größen.A limitation on the data to be transferred their number and type is not intended. We only the serial data transmission from in digital form available general sizes.

Fig. 1 zeigt in einem groben Übersichtsschaltbild ein Steuergerät für Betriebskenngrößen einer Brennkraftma schine in einem Kraftfahrzeug zusammen mit einer Signal übertragungs- und Anzeigeeinheit. Mit 15 ist die Rech nereinheit des Steuergeräts bezeichnet, mit 16 der da zugehörende Schreib-Lese-Speicher, mit 17 der NUR-Lese Speicher und mit 18 die Ein-Ausgabe-Einheit. Sämtliche vier Einheiten 15 bis 18 sind untereinander über einen Adressenbus 19 sowie einen Datenbus 20 verbunden. Mit 21 ist ein Parallel-Serien-Wandler in Form eines Schiebe registers bezeichnet, dessen serieller Ausgang zu einer gestrichelt gezeichneten Schnittstelle 22 geführt ist. Gesteuert wird der Parallel-Serien-Wandler 21 ausgehend von der Recheneinheit 15 über deren N- und TPB-Ausgang, wobei diese Ausgänge zu einem vor dem Steuereingang des Wandlers 21 liegenden NAND-Gatter 23 geführt sind. Aus gelöst wird die Datenübertragung mittels eines z. B. hand betätigten Schalters 24 an einem entsprechenden Steuer eingang der Recheneinheit 15 oder durch Programmbefehle. Fig. 1 shows a rough overview diagram of a control unit for operating parameters of an internal combustion engine in a motor vehicle together with a signal transmission and display unit. With 15 the computing unit of the control unit is designated, with 16 the associated read / write memory, with 17 the ONLY read memory and with 18 the input / output unit. All four units 15 to 18 are connected to one another via an address bus 19 and a data bus 20 . With 21 a parallel-series converter in the form of a shift register is designated, the serial output of which is led to an interface 22 shown in broken lines. The parallel-series converter 21 is controlled starting from the arithmetic unit 15 via its N and TPB outputs, these outputs leading to a NAND gate 23 located in front of the control input of the converter 21 . From the data transmission is solved by means of a z. B. hand operated switch 24 to a corresponding control input of the computing unit 15 or by program commands.

Eine z. B. Sieben-Segment-Anzeige-Einheit trägt das Bezugs zeichen 26. Sie wird angesteuert vom Ausgangssignal eines Serien-Parallel-Wandlers 27, der seine Eingangsinforma tion von einer der Schnittstelle 22 nachgeschalteten Empfängereinheit 28 erhält. Diese Empfängereinheit 28 wird von einem Taktgeber 29 gesteuert. Nähere Einzelhei ten zur Steuerung dieses Taktgenerators 29 sind insbe sondere aus Fig. 12 ersichtlich.A z. B. Seven-segment display unit bears the reference sign 26 . It is driven by the output signal of a series-parallel converter 27 , which receives its input information from a receiver unit 28 connected downstream of the interface 22 . This receiver unit 28 is controlled by a clock generator 29 . Further details for controlling this clock generator 29 are shown in particular in FIG. 12 in particular.

Während die bisher aufgeführten Blöcke der Signalüber tragung mit nur einer Leitung dienen, ist gestrichelt gezeichnet ein spezieller Taktgenerator 31 für die Übertragung mittels zweier Leitungen, wobei dann über die Zusatzleitung 32 ein spezielles Übertragungstakt signal geführt ist.While the blocks listed above are used for signal transmission with only one line, a special clock generator 31 is shown in broken lines for the transmission by means of two lines, with a special transmission clock signal then being conducted via the additional line 32 .

Die zunächst folgenden Ausführungsbeispiele beziehen sich auf zweipolige Schnittstellen, wobei zusätzlich eine Masseleitung erforderlich ist, die jedoch in der Regel ohnehin vorhanden ist.The following exemplary embodiments relate referring to bipolar interfaces, being additional a ground line is required, but in the Rule is present anyway.

Fig. 2 zeigt den Gegenstand von Fig. 1 mit der separa ten Taktleitung 32 in einer ausführlicheren Art und Weise. Während der Teil im Steuergerät lediglich um eine Eingangsschutzschaltung 35 vor dem Takteingang des Schieberegisters 21 und eine Treiberstufe 36 beim Serien ausgang des Registers ergänzt ist, geht die Zeichnung des Anzeigegerätes mehr ins Detail. Dem Serieneingang des Schieberegisters 27 ist eine Schutzschaltung 37 vorange stellt und der Reset-Eingang ist mit einer Startschal tung 38 verbunden. Zwischen Frequenzgenerator 31 und dem Schiebetakteingang des Schieberegisters 27 liegt eine Schiebetakterzeugerstufe 39, deren Aufbau in der nach folgenden Fig. 4 näher erläutert ist. Ausgangsseitig ist die Schiebetakterzeugungsstufe 39 zusätzlich über eine Treiberstufe 40 mit der Schiebetaktleitung 32 zum Steuer gerät verknüpft. Der Parallelausgang des Schieberegisters 27 steht über zwei nebeneinanderliegende Speicher 41 und 42 mit einer doppelt angeordneten Sieben-Segment Anzeige 26 in Verbindung. Ihr Steuersignal erhalten die Speicher 41 und 42 aus der Schiebetakterzeugungsstufe 39. Fig. 2 shows the subject of Fig. 1 with the separa th clock line 32 in a more detailed manner. While the part in the control unit is only supplemented by an input protection circuit 35 before the clock input of the shift register 21 and a driver stage 36 at the serial output of the register, the drawing of the display device goes into more detail. The series input of the shift register 27 is a protective circuit 37 before and the reset input is connected to a start circuit 38 . Between the frequency generator 31 and the shift clock input of the shift register 27 is a shift clock generator stage 39 , the structure of which is explained in more detail in the following FIG. 4. On the output side, the shift clock generation stage 39 is additionally linked to the control unit via a driver stage 40 with the shift clock line 32 . The parallel output of the shift register 27 is connected via two adjacent memories 41 and 42 to a double-arranged seven-segment display 26 . The memories 41 and 42 receive their control signal from the shift clock generation stage 39 .

Wesentlich beim Gegenstand von Fig. 2 ist die zwei polige Verbindungsleitung zwischen Steuer- und Anzeige gerät. Dabei wird über eine der Leitungen der extern er zeugte Schiebetakt ins Steuergerät übertragen und die andere Leitung führt die einzelnen Daten. Somit ist die Datenübertragung völlig losgelöst von der Taktfrequenz des Steuergerätes, was im Hinblick auf die universelle Gestaltung des Anzeigegeräts entscheidend ist.Substantially by the subject matter of FIG. 2, the two-pole connecting line between the control and display device. The externally generated shift clock is transmitted to the control unit via one of the lines and the other line carries the individual data. The data transmission is thus completely detached from the clock frequency of the control device, which is crucial with regard to the universal design of the display device.

Die Art der zu übertragenden Daten, d. h. Betriebskenn größen, Steuergrößen oder z. B. Fehlercodes, wird abhängig von der Recheneinheit 15 bzw. von einem externen Signal gesteuert. Sie gelangen als Wort in das Schieberegister 21 und werden von dort abhängig von der Steuerung des An zeigegeräts seriell ausgelesen, über die Schnittstelle 22 übertragen und in das empfängerseitige Schieberegister 27 eingelesen. Von dort erfolgt wiederum die Ausgabe als Wort und die entsprechende Anzeige der Werte abhängig vom "Data-Valid-Signal" aus der Schiebetakterzeugungsstufe 39.The type of data to be transmitted, ie operational parameters, control variables or z. B. error codes, is controlled depending on the computing unit 15 or an external signal. They arrive as a word in the shift register 21 and are read serially from there, depending on the control of the display device, transmitted via the interface 22 and read into the receiver-side shift register 27 . From there the word is output and the corresponding display of the values depending on the "data valid signal" from the shift clock generation stage 39 .

Fig. 3 zeigt ein Beispiel eines Frequenzgenerators 31. Sein Bautyp ist als RC-Generator bekannt und er besteht aus zwei hintereinandergeschalteten Invertern 44 und 45, wobei der zweite Inverter 45 mit einer Reihenschaltung aus Kondensator 46 und Widerstand 47 überbrückt ist und die Verbindungsstelle von Kondensator und Widerstand über einen Widerstand 48 mit dem Eingang des ersten Inverters 44 in Verbindung steht. Die angegebenen Rückkopplungen bewirken eine Eigenschwingung des Systems mit einer von den Werten der einzelnen Bauelemente abhängigen Frequenz. Fig. 3 shows an example of a frequency generator 31. Its type is known as an RC generator and it consists of two series-connected inverters 44 and 45 , the second inverter 45 being bridged with a series connection of capacitor 46 and resistor 47 and the connection point of the capacitor and resistor via a resistor 48 to the input of the first inverter 44 is connected. The specified feedbacks cause the system to vibrate at a frequency that depends on the values of the individual components.

Fig. 4 zeigt ein Ausführungsbeispiel der Schiebetakter zeugungsstufe 39 zusammen mit ihrer Randbeschaltung. Hauptmerkmal der Schiebetakterzeugungsstufe 39 ist ein vierstelliger Zähler 50, dessen Clock-Eingang vom Fre quenzgenerator 31 beschickt wird. Der Schiebetakt selbst wird über ein NAND-Gatter 51 ausgehend vom Eingangsfre quenzsignal sowie vom Signal des Q 4-Ausgangs des Zählers 50 gebildet. Das Data-Valid-Signal wird vom Übertrag Ausgang des Zählers 50 abgenommen. Zurückgestellt wird der Zähler 50 mittels eines positiven Signals am PE-Ein gang, wobei dieses positive Signal über einen Taster 52 bereitgestellt wird und ein generelles Reset-Signal dar stellt. Fig. 4 shows an embodiment of the sliding clock generation stage 39 together with its edge circuit. The main feature of the shift clock generation stage 39 is a four-digit counter 50 , the clock input of which is fed by the frequency generator 31 . The shift clock itself is formed via a NAND gate 51 starting from the input frequency signal and from the signal of the Q 4 output of the counter 50 . The data valid signal is taken from the carry output of counter 50 . The counter 50 is reset by means of a positive signal at the PE input, this positive signal being provided via a push button 52 and representing a general reset signal.

Die einzelnen Vorgänge bezüglich des Impulsbilds des Gegenstands von Fig. 4 sind in Fig. 5 dargestellt. Da bei zeigt Fig. 5a das Eingangsfrequenzsignal vom Fre quenzgenerator 31, Fig. 5b das Rücksetzsignal, Fig. 5c den Spannungspegel am Q 4-Ausgang des Zählers 50 (Binär zahlausgang), Fig. 5d das Ausgangssignal des NAND-Gat ters 51 und somit das Schiebetaktsignal und schließlich Fig. 5e das Data-Valid-Signal als Überlaufsignal des Zählers 50.The individual processes relating to the pulse image of the object of FIG. 4 are shown in FIG. 5. Since in Fig. 5a, the input frequency signal from Fre frequency generator 31, Fig. 5b, the reset signal, Fig. 5c, the voltage level at Q 4 Q output of the counter 50 (binary number output), Fig. 5d, the output of NAND Gat ters 51 and thus the shift clock signal and finally FIG. 5e the data valid signal as an overflow signal of the counter 50 .

Die Numerierung der einzelnen Frequenzsignal-Impulse macht deutlich, daß der Schiebetakt nach Ende des Reset-Signals mit dem achten Eingangsimpuls beginnt und entsprechend der Wertigkeit des Q 4-Ausgangs mit dem fünfzehnten Impuls ein schließlich endet. Insoweit entspricht die dargestellte Schiebetakterzeugungsstufe lediglich einem Frequenzteiler.The numbering of the individual frequency signal pulses makes it clear that after the reset signal ends, the shift clock begins with the eighth input pulse and finally ends with the fifteenth pulse in accordance with the value of the Q 4 output. In this respect, the shift clock generation stage shown corresponds to only one frequency divider.

Während der Zähler 50 in Fig. 4 mittels eines Signals vom Taster 52 zurückgesetzt wird, empfiehlt sich bei auto matischen Anlagen ein zwangsweises Rücksetzen des Zählers 50 beim Einschalten der Stromversorgung, um definierte Ausgangszustände zu erhalten. Die Grundschaltung hierfür ist ebenfalls bekannt und in Fig. 6 nocheinmal darge stellt. Sie besteht aus einem als NAND-Gatter ausgebil deten Schmitt-Trigger 54, dessen erster Eingang unmittel bar mit einer Plus-Leitung 55 verknüpft ist und dessen zweiter Eingang zur Verbindungsstelle eines Kondensators 56 und eines Widerstandes 57 geführt ist, die zwischen der Plus-Leitung 55 und Masse liegen. Dabei ist der Widerstand 57 noch mit einer in Sperrichtung gepolten Diode 58 überbrückt.While the counter 50 in FIG. 4 is reset by means of a signal from the button 52 , it is advisable for automatic systems to forcibly reset the counter 50 when the power supply is switched on in order to obtain defined output states. The basic circuit for this is also known and represents Darge again in Fig. 6. It consists of a trained as a NAND gate Schmitt trigger 54 , the first input of which is directly connected to a positive line 55 and the second input of which leads to the junction of a capacitor 56 and a resistor 57 , which is between the positive line 55 and mass lie. The resistor 57 is also bridged by a diode 58 which is polarized in the reverse direction.

Die in Fig. 6 dargestellte Schaltungsanordnung erzeugt aufgrund ihrer Beschaltung unmittelbar nach dem Ein schaltmoment ein positives Ausgangssignal, dessen Dauer sich nach den Werten der RC-Kombination richtet. Da nach dem Einschaltvorgang das Potential über dem Kondensator 56 nicht mehr geändert wird, zumindest bis zum nachfolgen den Ausschalten der Anlage, ergibt sich am Ausgang des NAND-Gatters 54 ein einmaliger Impuls im Anschluß an je den Einschaltvorgang.The circuit arrangement shown in FIG. 6 generates a positive output signal due to its wiring immediately after the switch-on torque, the duration of which depends on the values of the RC combination. Since the potential across the capacitor 56 is no longer changed after the switch-on process, at least until the system is subsequently switched off, there is a one-time pulse at the output of the NAND gate 54 following the switch-on process.

Beim Gegenstand von Fig. 2 ist das Abrufen der Signale aus dem Steuergerät über die Schnittstelle 22 allein ab hängig vom Auftreten des Schiebetakts auf der Leitung 32. Je nach dem gewünschten abzurufenden Wert wechselt dieser relativ häufig, z. B. der Drehzahlwert, so daß Vorsorge ge troffen werden muß, daß nicht während der Datenübertragung und damit während des Auslesens der Werte aus dem Schiebe register 21 gleichzeitig neue Werte in dieses Register eingeschrieben werden. Problematisch ist dieser Fall des halb, weil dann die Wertigkeit innerhalb des Datenwortes nicht nehr mit der Wertigkeit der einzelnen Stellen im Schieberegister übereinstimmt.In the subject matter of FIG. 2, the retrieval of signals from the control unit via the interface 22 is dependent solely on the occurrence of the shift clock on line 32. Depending on the desired value to be retrieved, this changes relatively frequently, e.g. B. the speed value, so that precautionary measures must be taken that new values are not simultaneously written into this register during the data transmission and thus during the reading of the values from the shift register 21 . This case is problematic because then the value within the data word no longer corresponds to the value of the individual digits in the shift register.

Die Fig. 7 bis 9 zeigen daher schaltungstechnische Möglichkeiten, um diesen genannten Fehler vermeiden zu können.Therefore, Figs. 7 to 9 show circuitry ways to avoid these errors mentioned.

Beim Gegenstand von Fig. 7a ist dem Schiebetakteingang des Schieberegisters 21 eine Zusatzschaltung 60 vorge schaltet, mit der während des Ladesignals für das Schiebe register 21 das Anlegen des Schiebetaktes an das Register gesperrt wird. Damit kann das geladene Datenwort nicht un definiert verschoben werden. Nachteilig ist jedoch, daß aufgrund der unterbrochenen Übertragung der Empfänger nur eine Teilinformation erhält, die damit fehlerhaft ist.In the subject of Fig. 7a, the shift clock input of the shift register 21 is an additional circuit 60 upstream, with which the application of the shift clock to the register is blocked during the loading signal for the shift register 21 . This means that the loaded data word cannot be moved undefined. It is disadvantageous, however, that due to the interrupted transmission, the receiver receives only partial information, which is therefore incorrect.

Die Zusatzschaltung 60 von Fig. 7a weist zwei Eingänge 61 und 62 sowie einen Ausgang 63 auf. Ein ausführliches Schaltbild dieser Zusatzschaltung 60 ist in Fig. 7b dargestellt, wobei die gleichen Bezugszahlen für die Eingänge und den Ausgang angegeben sind. Nach der Dar stellung von Fig. 7b beinhaltet die Zusatzschaltung eine Demodulationsschaltung (z. B. nach Unterlagen von RCA ICAN 6267) 65 sowie eine Kippstufe 68 (z. B. CD 4013). Dabei wird das Ladesignal vom Eingang 62 zum Takteingang der Kippstufe 68 durchgeschaltet, deren D-Eingang von der Versorgungsspannung beaufschlagt ist. Der Ausgang mit den inversen Signal der Kippstufe 68 ist zu einem dem Ausgang 63 vorgeschalteten UND-Gatter 69 geführt, dessen zweiter Eingang unmittelbar mit dem Eingang 61 für den Schiebetakt verbunden ist. Auch die Demodulationsschal tung erhält ihr Eingangssignal von diesem Schiebetakt eingang 61 und steuert über einen Inverter 70 den Rück setzeingang der Kippstufe 68.The additional circuit 60 of FIG. 7a has two inputs 61 and 62 and an output 63 . A detailed circuit diagram of this additional circuit 60 is shown in FIG. 7b, the same reference numbers being given for the inputs and the output. According to the representation of Fig. 7b, the additional circuit includes a demodulation circuit (z. B. according to documents from RCA ICAN 6267) 65 and a flip-flop 68 (z. B. CD 4013). The charge signal is switched through from input 62 to the clock input of flip-flop 68 , the D input of which is supplied by the supply voltage. The output with the inverse signal of the flip-flop 68 is led to an AND gate 69 connected upstream of the output 63 , the second input of which is connected directly to the input 61 for the shift clock. The demodulation circuit receives its input signal from this shift clock input 61 and controls the reset input of the flip-flop 68 via an inverter 70 .

Das zu der Schaltungsanordnung von Fig. 7b gehörende Impulsdiagramm zeigt Fig. 7c. Dabei zeigt a das Schiebe taktsignal am Eingang 61, b das Ladesignal am Eingang 62, c das Rücksetzsignal am Rücksetzeingang der Kippstufe 68, d das Ausgangssignal am invertierenden Ausgang der Kipp stufe 68 und schließlich e das Signal am Ausgang 63 der Schaltungsanordnung. Das Impulsdiagramm macht deutlich, daß der Schiebetakt mit Eintreffen des Ladesignals am Eingang 62 unterbrochen wird, so daß über die Schnitt stelle 22 keine weiteren Daten mehr übertragen werden. Im Empfangsteil ist dann jedoch Sorge zu tragen, daß der bereits übertragende Teil nicht als komplett und damit als nicht fehlerfrei interpretiert wird.The pulse diagram belonging to the circuit arrangement of FIG. 7b is shown in FIG. 7c. Here, a shows the shift clock signal at input 61 , b the load signal at input 62 , c the reset signal at the reset input of flip-flop 68 , d the output signal at the inverting output of flip-flop 68 and finally e the signal at output 63 of the circuit arrangement. The pulse diagram makes it clear that the shift cycle is interrupted when the loading signal arrives at the input 62 , so that no further data are transmitted via the interface 22 . In the receiving part, however, care must then be taken to ensure that the part already transmitted is not interpreted as complete and therefore not as error-free.

Im Hinblick auf eine fehlerfreie Übertragung kann das senderseitige Schieberegister auch nur einmal unmittel bar vor der Datenübertragung geladen werden. Dies bedeu tet jedoch einen erheblichen schaltungstechnischen Auf wand im Steuergerät, weil für diesen Fall die Steuerung des Rechners 15 mit der Schaltungsanordnung im Anzeige gerät synchronisiert werden müßte.With regard to an error-free transmission, the shift register on the transmitter side can also be loaded only once immediately before the data transmission. However, this means a considerable amount of circuitry in the control unit, because in this case the control of the computer 15 would have to be synchronized with the circuit arrangement in the display.

Eine weitere und relativ einfache Möglichkeit ist die Zwischenspeicherung des Signals vom Datenbus im Steuer gerät. Dabei wird dieser Zwischenspeicher abhängig von einem Rechnersignal geladen und die Übernahme in das der Parallel-Serien-Wandlung dienende Schieberegister wird dann vom Schiebetakt aus gesteuert. Ein Beispiel hierfür zeigt Fig. 8.Another and relatively simple option is to temporarily store the signal from the data bus in the control unit. This buffer is loaded depending on a computer signal and the transfer to the shift register used for parallel-series conversion is then controlled from the shift clock. An example of this is shown in FIG. 8.

Fig. 8 zeigt eine Sendeschaltung im Steuergerät mit einer Zusatzschaltungsanordnung für eine unterbrechungs freie Übertragung. Dabei ist zwischen Datenbus 20 und Schieberegister 21 ein Zwischenspeicher 72 geschaltet. Die erforderliche Zusatzschaltungsanordnung 73 ent spricht im wesentlichen derjenigen von Fig. 7a. Sie weist zwei Eingänge 74 und 75 für das Schiebetakt- und Ladesignal auf und gibt an einem ersten Ausgang 76 das Verschiebesignal für das Schieberegister 21 und über einen zweiten Ausgang 77 das Ladesignal für dieses Schieberegister 21 ab. Jedes Mal mit Beginn der acht Schiebetakte von der Taktleitung 32 werden die Werte aus dem Zwischenspeicher 72 in das Schieberegister 21 geladen. Das Ladesignal für den Zwischenspeicher 72 sperrt die Übernahme von Daten aus dem Zwischenspeicher 72 in das Schieberegister 21. Auf diese Weise kann der Zwischenspeicher 72 nahezu unabhängig von den Gegeben heiten im Empfangsgerät gespeist werden und gleichzeitig liegen am Schieberegister 21 als Parallel-Serien-Wandler zumindest während der Dauer der Datenübertragung kon stante Eingangswerte an. Fig. 8 shows a transmitting circuit in the control unit with an additional circuit arrangement for an interruption-free transmission. A buffer 72 is connected between data bus 20 and shift register 21 . The required additional circuit arrangement 73 corresponds essentially to that of Fig. 7a. It has two inputs 74 and 75 for the shift clock and load signal and outputs the shift signal for the shift register 21 at a first output 76 and the load signal for this shift register 21 via a second output 77 . Each time the eight shift clocks from the clock line 32 begin, the values from the buffer 72 are loaded into the shift register 21 . The load signal for the buffer 72 blocks the transfer of data from the buffer 72 into the shift register 21 . In this way, the buffer memory 72 can be fed almost independently of the conditions in the receiving device and, at the same time, constant input values are present at the shift register 21 as a parallel-series converter, at least during the duration of the data transmission.

Fig. 9a stimmt mit Fig. 8 überein, was die Verwendung eines Zwischenspeichers vor dem Schieberegister anbelangt. Dabei wird jedoch als Alternativlösung der Schiebetakt im Steuergerät selbst erzeugt, wenn auch unter Umständen losgelöst vom eigentlichen Taktsignal. Im einzelnen er gibt sich dabei folgender Aufbau: Eine Schiebetakt-Er zeugungsstufe ist mit 80 bezeichnet. Sie besitzt drei Ausgänge 81, 82 und 83, wobei das Signal am Ausgang 82 zusammen mit einem rechnergesteuerten Ladesignal von einem Eingang 84 zu einem UND-Gatter 85 geführt ist, des sen Ausgang im Ladeeingang des Zwischenspeichers 72 ver knüpft ist. Der Ladeeingang des Schieberegisters 21 steht unmittelbar mit dem Ausgang 81 der Schiebetakterzeugungs stufe 80 in Verbindung. FIG. 9a corresponds to FIG. 8 as far as the use of a buffer in front of the shift register is concerned. However, as an alternative solution, the shift clock is generated in the control unit itself, even if under certain circumstances detached from the actual clock signal. Specifically, he gives the following structure: A shift cycle generation stage is designated 80 . It has three outputs 81 , 82 and 83 , the signal at the output 82 being guided together with a computer-controlled load signal from an input 84 to an AND gate 85 , the output of which is linked in the load input of the latch 72 . The loading input of the shift register 21 is directly connected to the output 81 of the shift clock generation stage 80 .

Beim Gegenstand nach Fig. 9a wird die Ladung des Zwi schenspeichers 72 während der eigentlichen Datenübertra gung unterbrochen, d. h., daß das Schieberegister nur während der Pausenzeit neu geladen wird. Eine entspre chende Abstimmung zwischen Ladesignal und Rechnersteue rung sorgt dann dafür, daß jeweils die neuesten Werte im Zwischenspeicher verfügbar sind.In the subject matter according to Fig. 9a, the charge of the interim memory is interrupted rule supply during the actual Datenübertra 72, ie, that the shift register is reloaded only during the pause time. Appropriate coordination between the load signal and computer control then ensures that the latest values are available in the buffer.

Fig. 9b zeigt ein Ausführungsbeispiel der Schiebetakt erzeugungsstufe 80 von Fig. 9a, wobei der Block 90 dem Gegenstand von Fig. 4 entspricht. Dieser Block 90 be sitzt drei Ausgänge 91 (Q 4), 92 (Data-Valid) sowie 93 für den Schiebetakt. Beide Ausgänge 91 und 92 führen über je einen Inverter 94 und 95 zu einem ersten Eingang zweier UND-Gatter 96 und 97, wobei das UND-Gatter 96 zusätzlich vom Ladesignal des Punktes 84 beaufschlagt wird. Das UND-Gatter 97 steht über einen Inverter 98 mit dem Aus gang 93 des Blocks 90 in Verbindung. Während nun der Aus gang des UND-Gatters 96 das Ladesignal 1 für den Zwi schenspeicher 72 liefert, steuert das Ausgangssignal des UND-Gatters 97 als Ladesignal 2 den Lademoment des Schieberegisters 21. FIG. 9b shows an exemplary embodiment of the shift clock generation stage 80 from FIG. 9a, the block 90 corresponding to the object from FIG. 4. This block 90 be three outputs 91 ( Q 4 ), 92 (data valid) and 93 for the shift clock. Both outputs 91 and 92 lead via an inverter 94 and 95 to a first input of two AND gates 96 and 97 , the AND gate 96 being additionally acted upon by the load signal of point 84 . The AND gate 97 is connected via an inverter 98 to the output 93 of the block 90 . While the output of the AND gate 96 now supplies the load signal 1 for the intermediate storage 72 , the output signal of the AND gate 97 controls the load torque of the shift register 21 as the load signal 2 .

Fig. 9c zeigt das zum Gegenstand von Fig. 9b gehörende Impulsbild. Dabei ist den einzelnen Signalverläufen die Bezugszahl des Orts ihres jeweiligen Auftretens zugeord net. Erkennbar ist aus diesem Impulsdiagramm von Fig. 9c, daß das Ladesignal 1 für den Zwischenspeicher dem Lade signal 2 für das Schieberegister nacheilt, so daß der Zwischenspeicher erst nach der Werteübernahme in das Schieberegister mit neuen Werten geladen wird. FIG. 9c shows the pulse image belonging to the subject of FIG. 9b. The individual signal courses are assigned the reference number of the location of their respective occurrence. It can be seen from this pulse diagram of Fig. 9c that the load signal 1 for the buffer lags the load signal 2 for the shift register, so that the buffer is loaded with new values in the shift register only after the values have been accepted.

Gemeinsam war den bisher besprochenen Lösungsmöglichkei ten für die Datenübertragung, daß außer einer Masselei tung 2 Steuerleitungen verfügbar sein müssen. Die Er findung umfaßt jedoch auch die Datenübertragung mit nur einer einzigen Leitung. Die Fig. 10 bis 13 zeigen die entsprechende sender- und empfängerseitige Schaltungsan ordnung mit den dazugehörenden Impulsbildern.Common to the previously discussed possible solutions for data transmission was that two control lines must be available in addition to a ground line. However, the invention also includes data transmission with only a single line. Figs. 10 to 13 show the corresponding transmitter and receiver side Schaltungsan order with the associated impulse images.

Dabei muß der eigentlichen Datenübertragung eine Infor mation für das Empfangsteil bezüglich der erforderlichen Abtastfrequenz vorangestellt werden. Hierfür dient ein sogenanntes Startbit, dessen Länge diese Information beinhaltet.The actual data transmission must have an Infor mation for the receiving part with regard to the required Sampling frequency are preceded. A serves for this so-called start bit, the length of this information includes.

Fig. 10 zeigt die senderseitige Schaltungsanordnung für diese Übertragungsart. Mit 100 ist das als Parallel Serien-Wandler wirkende Schieberegister bezeichnet, dem über einen Zwischenspeicher 101 vom Datenbus Datenworte zugeleitet werden. Dem Serienausgang des Schieberegisters 100 folgt ein ODER-Gatter 102 sowie nachfolgend eine Treiberstufe für die serielle Daten übertragung 103. Das Ladesignal für das Schieberegister 100 und für den Zwischenspeicher 101 kommt von einem An schlußpunkt 104, wobei dieser Punkt mit dem Zwischen speicher 101 unmittelbar verbunden ist und mit dem ent sprechenden Eingang beim Schieberegister 100 über einen Inverter 105 und ein UND-Gatter 106. Eine Kippstufe ist mit 108 bezeichnet. Ferner finden sich in Fig. 10 ein UND-Gatter 109 mit einem Dreifach-Eingang und ein UND Gatter 110 mit zwei Eingängen. Ein Taktsignal liegt an einem Eingangspunkt 112 an und steuert sowohl den Takt eingang der Kippstufe 108 als auch je einen Eingang der UND-Gatter 109 und 110. Ein vom Taktsignal abgeleitetes weiteres Frequenzsignal steht an einem Anschlußpunkt 113 zur Verfügung und mit ihm wird der D-Eingang der Kippstufe 108 und der zweite Eingang des UND-Gatters 109 angesteuert. Zurückgesetzt wird die Kippstufe 108 mit einem Signal vom Anschlußpunkt 114. Während der Q- Ausgang dieser Kippstufe 108 mit dem zweiten Eingang des UND-Gatters 110 gekoppelt ist, steuert das Signal vom Ausgang der Kippstufe 108 das UND-Gatter 109 über des sen dritten Eingang. Der Ausgang dieses UND-Gatters 109 ist sowohl zum weiteren UND-Gatter 106 als auch zum zwei ten Eingang des ODER-Gatters 102 geführt. Schließlich steht der Ausgang des UND-Gatters 110 mit dem Taktein gang des Schieberegisters 100 in Verbindung. Fig. 10 shows the transmitter circuit arrangement for this type of transmission. With100 is that as a parallel Series shifting registers, the via a buffer101 from the data bus Data words are supplied. The serial exit of the Shift registers100 follows an OR gate102 such as subsequently a driver stage for the serial data transmission103. The load signal for the shift register 100 and for the clipboard101 comes from an arrival closing point104, this point with the intermediate Storage101 is directly connected and with the ent speaking input at the shift register100 about one Inverter105 and an AND gate106. There is a flip-flop With108 designated. Furthermore, inFig. 10 a AND gate109 with a triple input and an AND gate110 with two entrances. A clock signal is present an entry point112 and controls both the clock entrance of the flip-flop108 as well as an entrance to the AND gate109 and110. One derived from the clock signal Another frequency signal is at a connection point 113 available and with it theD-Entrance of Flip-flop108 and the second input of the AND gate 109 controlled. The flip-flop is reset108 with a signal from the connection point114. During theQ- Output of this flip-flop108 with the second entrance of the AND gate110 coupled, controls the signal from exit the flip-flop108 the AND gate109 about the third entrance. The output of this AND gate109 is both to the further AND gate106 as well as two th input of the OR gate102 guided. In the end is the output of the AND gate110 with the clock shift register100 in connection.

Erklärt wird die in Fig. 10 dargestellte Schaltungsan ordnung zweckmäßigerweise anhand des Impulsdiagramms von Fig. 11, wobei die einzelnen Impulszüge mit den Zah len der jeweiligen Orte ihres Auftretens bezeichnet sind.The circuit arrangement shown in FIG. 10 is expediently explained on the basis of the pulse diagram of FIG. 11, the individual pulse trains being designated with the numbers of the respective locations of their occurrence.

In Fig. 11 zeigt a die Taktfrequenz am Eingang 112, b ein in der Frequenz geteiltes Signal, c das Ausgangssig nal am Q-Ausgang der Kippstufe 108, d das Ausgangssignal des UND-Gatters 109. Dieses Signal wird gleichzeitig als Startbit zum ODER-Gatter 102 durchgeschaltet und enthält somit eine Information zur verwendeten Taktfrequenz. Fig. 11e zeigt das am Eingang 104 anliegende Ladesignal, das zeitlich willkürlich auftritt und sowohl den Zwischen speicher 101 mit neuen Daten lädt, als auch die neue Da tenübernahme in das nachfolgende Schieberegister 100 sperrt. Fig. 11f zeigt das Ladesignal für das Schiebe register 100, wobei deutlich wird, daß jeweils zu Beginn einer Datenübertragung das zuletzt im Zwischenspeicher 101 befindliche Datenwort in das Schieberegister 100 übernommen wird. Das Taktsignal für das Schieberegister 100 ist in Fig. 11g dargestellt, sein entsprechendes Ausgangssignal in Fig. 11h. Schließlich zeigt Fig. 11i die zu übertra gende Information in ihrer Gesamtheit als Summe von Start bit und seriellem Datenwort.In Fig. 11 shows a switching frequency at the input 112, b is a frequency divided signal that Ausgangssig c nal at the Q output of flip-flop 108, the output signal d of the AND gate 109th This signal is simultaneously switched through to the OR gate 102 as a start bit and thus contains information about the clock frequency used. FIG. 11e shows the signal present at input 104 load signal, the time arbitrarily occurs and both the loads latch 101 with new data and the new Since tenübernahme blocks in the subsequent shift register 100. FIG. 11f shows the load signal for the shift register 100, where it is clear that at the beginning of a data transfer, the last data word in the buffer memory 101 is transferred to the shift register 100. The clock signal for the shift register 100 is shown in FIG. 11g, its corresponding output signal in FIG. 11h. Finally, FIG. 11i shows the information to be transmitted in its entirety as the sum of the start bit and the serial data word.

Die Länge der diesem Datenwort folgenden Pause wird beim vorliegenden Beispiel durch die in Fig. 11b dargestellte Frequenz bestimmt, die einem sechzehntel der Grundtakt frequenz entspricht. Infolgedessen wird beim Gegenstand der Fig. 10 mit jedem sechzehnten Grundtaktimpuls mit einer Informationsübertragung begonnen. Die in Fig. 10 dargestellte Sendeschaltung läßt sich relativ leicht auf einem LSI-Baustein für Ein-/Ausgabe eines Mikrocomputers unterbringen. Damit wird eine pro grammgesteuerte Ausgabe von Datenworten zur Anzeige von Betriebsdaten und z. B. Fehlercodes ermöglicht. Von Vor teil ist dabei, daß die benötigten Hilfstakte nach Fig. 11a und 11b in der Regel bereits im Ein-/Ausgabe-Schalt kreis verfügbar sind.The length of the pause following this data word is determined in the present example by the frequency shown in FIG. 11b, which corresponds to a sixteenth of the basic clock frequency. As a result, in the subject of FIG. 10, information transmission is started with every sixteenth basic clock pulse. The transmission circuit shown in FIG. 10 can be accommodated relatively easily on an LSI module for input / output of a microcomputer. This is a program-controlled output of data words to display operating data and z. B. error codes. Before part is that the required auxiliary clocks according to Fig. 11a and 11b are usually already available in the input / output circuit.

Ohne jeglichen Hardware-Aufwand läßt sich ein serielles Datentelegramm auch durch entsprechende Programmierung des Mikrocomputers an seinem seriellen Ausgang Q erzeugen.A serial data telegram can also be generated at its serial output Q by appropriate programming of the microcomputer without any hardware outlay.

Nach Fig. 11 ist dem eigentlichen Datenwort ein Start bit vorgeschaltet, wobei die Dauer des Startbits in einem festen Zusammenhang mit dem jeweiligen Zeitpunkt der übertragenen Daten steht. Grundgedanke der Erfindung mit der nur einpoligen Übertragungsleitung ist nun, die Länge dieses Startbits als Synchronisationsinformation für den Datenempfänger zu verwerten. Dazu wird die Länge des Startbits empfängerseitig ausgezählt und die erforder lichen Abtastpunkte für die Daten entsprechend gewählt,According to FIG. 11, the actual data word is preceded by a start bit, the duration of the start bit having a fixed relationship with the respective time of the transmitted data. The basic idea of the invention with the single-pole transmission line is now to use the length of this start bit as synchronization information for the data receiver. To do this, the length of the start bit is counted on the receiver side and the required sampling points for the data are selected accordingly.

Ein Beispiel für die entsprechende Empfängerschaltung ist in Fig. 12 dargestellt.An example of the corresponding receiver circuit is shown in FIG. 12.

Beim Gegenstand von Fig. 12 dient ein erster Zähler 120 der Längenbestimmung des Startbits. Dazu sind ein Speicher 121, vier Kippstufen 122, 123, 124 und 125 sowie UND-Gat ter 126, 127 und 128 neben einem NOR-Gatter 129 erforder lich. Der Erzeugung der Abtastpunkte in der Mitte der Datenteilworte dient ein Zähler 130 sowie eine Kippstufe 131. Schließlich ist für die Anzeige ein Komplex von Serien-Parallel-Wandler in Form eines Schieberegisters 132, eine Speicher- und Treiberstufe 133 sowie eine An zeigeeinrichtung 134 erforderlich. Zurückgestellt werden sämtliche Zähler- und Speichereinrichtungen mit einem von einem jeden Startbit abgeleiteten Rücksetzimpuls mittels der Rücksetzimpulserzeugerstufe 135.In the subject matter of FIG. 12, a first counter determining the length of the start bit 120 serves. For this purpose, a memory 121 , four flip-flops 122, 123, 124 and 125 and AND gate ter 126 , 127 and 128 in addition to a NOR gate 129 are required. A counter 130 and a flip-flop 131 serve to generate the sampling points in the middle of the data subwords. Finally, a complex of series-parallel converter in the form of a shift register 132 , a memory and driver stage 133 and a display device 134 are required for the display. All counter and memory devices are reset with a reset pulse derived from each start bit by means of the reset pulse generator stage 135 .

Im einzelnen ergibt sich folgender Schaltungsaufbau des Gegenstandes von Fig. 12. Die Informationsübertragungs leitung kommt von der Schnittstelle 22 und führt über eine Eingangsschutzschaltung 136 sowohl zur Rücksetzim pulssteuereinheit 135 als auch zu einem Eingang des UND Gatters 126. Dieses ist ausgangsseitig zum D-Eingang der Kippstufe 122 geführt, dessen Q-Ausgang sowohl mit dem D-Eingang der nachfolgenden Kippstufe 123 als auch mit je einem Eingang des NOR-Gatters 129 und des UND-Gatters 127 in Verbindung steht. Die beiden anderen Eingänge die ser Gatter sind mit dem -Ausgang der Kippstufe 123 ver knüpft. Beide Ausgänge der Gatter 129 und 127 sind zu je einem der Setz- bzw. Rücksetzeingänge der nachfolgen den Kippstufe 124 geführt. Während der Q-Ausgang dieser Kippstufe 124 über das UND-Gatter 128 mit dem CI-Eingang des Zählers 120 gekoppelt ist, steuert das Signal vom -Ausgang der Kippstufe 124 die Zählrichtung dieses Zäh lers 120. Getaktet werden die Kippstufen 122 und 123 so wie der Zähler 120 ausgehend von einem am Eingang 138 anliegenden Taktfrequenzsignal. Der Zahlenausgang des Zählers 120 ist mit dem Speicher 121 verknüpft und des sen Ausgang wiederum bestimmt den jeweiligen Anfangswert des Zählers 120, so daß sich über diesen Speicher 121 eine Rückkopplung für den Zähler 120 ergibt. Der Über trag-Ausgang des Zählers 120 steuert den D-Eingang des Flipflops 125 und dessen -Ausgang wiederum die Zählbe reitschaft des Zählers 120 sowie die Zählfrequenz des Zählers 130. Das Zählbereitschaftssignal des Zählers 130 kommt ebenso wie das Übernahmesignal des Speichers 121 sowie das Signal am Setzeingang der Kippstufe 131 vom Ausgang des NOR-Gatters 129. Während der -Ausgang der Kippstufe 131 mit den beiden zweiten Eingängen der UND- Gatter 126 und 128 verknüpft ist, führt eine Leitung 140 von -Ausgang zu einem UND-Gatter 141, an dessen zweiten Eingang das von der Eingangsschutzschaltung kommende Signal 136 anliegt und dessen Ausgang zum Serieneingang des Schieberegisters 132 geführt ist. Die Taktfrequenz dieses Schieberegisters 132 hängt un mittelbar vom Signal am Q 1-Ausgang des Zählers 130 ab. Der Überlauf-Ausgang dieses Zählers 130 steuert schließ lich noch das Zurücksetzen der Kippstufe 131 über einen Inverter 142. Das als Serien-Parallel-Wandler arbeitende Schieberegister 132 gibt die jeweils übertragene Daten information an den Speicher 133 und schließlich an die Anzeigeeinheit 134 weiter.In detail, the following circuit structure of the Subject ofFig. 12. The information transfer line comes from the interface22 and leads over an input protection circuit136 both for reset pulse control unit135 as well as to an input of the AND Gate126. This is on the output sideD-Entrance of Flip-flop122 led, whoseQ-Output with both D- Input of the subsequent flip-flop123 as well with one input of the NOR gate129 and the AND gate 127 communicates. The other two inputs the these gates are with the - Output of the flip-flop123 ver ties. Both outputs of the gates129 and127 are closed one of the set and reset inputs of the following the flip-flop124 guided. During theQ- Exit this Flip-flop124 over the AND gate128 with theCI-Entrance of the counter120 coupled, controls the signal from - Output of the flip-flop124 the counting direction of this count lers120. The flip-flops are clocked122 and123 like this like the counter120 starting from one at the entrance138 applied clock frequency signal. The number output of the Counter120 is with memory121 linked and des Its output in turn determines the respective initial value of the counter120, so that about this memory121 a feedback for the counter120 results. The About trag-output of the counter120 controls theD- Entrance of the Flip flops125 and its -Output again the counting readiness of the counter120 as well as the counting frequency of the Counter130. The meter's readiness to count130 comes just like the takeover signal of the memory121 as well as the signal at the set input of the flip-flop131 from Output of the NOR gate129. During the - Exit the Flip-flop131 with the two second inputs of the AND gate126 and128 is linked, leads a line 140 from - Output to an AND gate141, On whose second input that from the input protection circuit coming signal136 is present and its output to Serial input of the shift register132 is led. The clock frequency of this shift register132 hangs un indirectly from the signal onQ 1-Output of the counter130 from. The overflow output of this counter130 controls closing Lich reset the flip-flop131 about one Inverter142. The one working as a series-parallel converter Shift register132 gives the transmitted data information to the memory133 and finally to the Display unit134 continue.

Die Wirkungsweise des in Fig. 12 dargestellten Gegen standes ergibt sich aus dem Impulsbild nach Fig. 13.The operation of the object shown in FIG. 12 results from the pulse image according to FIG. 13.

Fig. 13a zeigt das Eingangssignal der Empfangsschal tung, welches zwangsläufig dem Ausgangssignal Fig. 11i der Sendeschaltung entspricht. Fig. 13b zeigt den Zählerstandsverlauf des Zählers 120, wobei die Betriebs weise dieses Zählers ersichtlich wird. Wesentlich ist ein Aufwärtszählvorgang während der Zeitdauer des Start bits und somit der halben Periodendauer einer Datenein zelinformation. Daran schließt sich mit einem dem An stieg entsprechenden Abfallgradienten ein Abwärtszähl vorgang an, wobei dann jeweils der Zähler nach Erreichen seines Null-Durchgangs wieder auf diesen vorher ermittel ten Zählwert zurückgesetzt wird. Auf diese Weise werden Abtastpunkte nach Fig. 13c gewonnen, die im Vergleich zum Linienzug nach Fig. 13a jeweils mittig zu einer Da teninformtion liegen. Das Start- und Stop-Signal für den anfänglichen Zählvorgang im Zähler 120 zeigen die Fig. 13d und 13e. Das Rücksetzsignal für diesen Zähler 120 ist in Fig. 13f dargestellt und das davon abgeleitete Schie betaktsignal in Fig. 13g bzw. 13i. Das Zeit-Signal für die Überragung des gesamten Datenworts zeigt Fig. 13h. Wesentlich für ein korrektes Arbeiten des Gegenstandes von Fig. 12 ist eine wesentlich höhere Taktfrequenz als die Folgefrequenz der Daten, weil davon die Genauig keit der Auszählung des Startbits abhängt. FIG. 13a shows the input signal processing of the reception sound, which necessarily corresponds to the output signal Fig. 11i of the transmission circuit. Fig. 13b shows the count course of the counter 120, the operation example of this counter is visible. What is essential is an up-counting process during the period of the start bit and thus half the period of a single piece of data. This is followed by a downward counting process corresponding to the gradient of increase, the counter then being reset to this previously determined counting value after reaching its zero crossing. In this way, sampling points according to FIG. 13c are obtained which, in comparison with the line drawing according to FIG. 13a, are each centered on a data information. The start and stop signal for the initial counting process in counter 120 is shown in FIGS. 13d and 13e. The reset signal for this counter 120 is shown in FIG. 13f and the shift clock signal derived therefrom in FIGS . 13g and 13i. The timing signal for the structures overhang of the entire data word is shown in FIG. 13h. Essential for correct functioning of the article of FIG. 12 is a substantially higher clock frequency than the repetition frequency of the data, because of which the Genauig ness of the count of the start bit depends.

Aufgrund der mittigen Datenabfrage - vergleiche Fig. 13a mit 13i - sind kleinere Verschiebungen in der Ab tastfrequenz ohne Belang, da sie ja zu Beginn einer jeden Informationsübertragung neu ermittelt wird und der Schiebetakt zumindest anfangs, d. h. beim ersten Daten bit, sehr gut angenähert in der Mitte dieses Datenbits liegt. Nach Einlauf eines kompletten Datensatzes in das Schieberegister 132 wird das eingelesene Datenwort in den Speicher 133 übernommen und letztlich der Anzeige einheit 134 zugeführt.Due to the central data query - compare Fig. 13a with 13i - minor shifts in the sampling frequency are irrelevant, since it is determined anew at the beginning of each information transmission and the shift clock, at least initially, that is to say very well approximated in the first data bit The middle of this data bit lies. After a complete data record has entered the shift register 132 , the read data word is transferred to the memory 133 and ultimately fed to the display unit 134 .

Wesentlich bei den Gegenständen von Fig. 10 und 12 ist die serielle Informationsübertragung bezüglich der Takt frequenz und der Daten über nur eine Leitung außer der Masseleitung, sowie die zwangsläufige Synchronisierung der Signalverarbeitung im Empfangsteil auf die im Sende teil zur Verfügung stehende Taktfrequenz. Dabei eignet sich dieses System neben seinem Einsatz im Kraftfahr zeug selbst auch für die Datenübertragung zwischen Kraftfahrzeug und z. B. einer Diagnoseeinheit. Für den Einsatz im Kraftfahrzeug selbst stehe stellvertretend die Verbindung zwischen einem irgendwie gearteten digi tal arbeitenden Steuergerät für Betriebskenngrößen der Brennkraftmaschine und z. B. Anzeigeeinheiten im Bereich des Armaturenbretts.Essential in the articles of FIGS. 10 and 12, the serial information transmission with respect to the clock frequency and the data on only one line out of the ground line, as well as the inevitable synchronization of the signal processing in the receiver part of the standing in the transmitting part of available clock frequency. In addition to its use in motor vehicles, this system is also suitable for data transmission between the motor vehicle and e.g. B. a diagnostic unit. For use in the motor vehicle itself is representative of the connection between a digital controller of some kind for operating parameters of the internal combustion engine and z. B. Display units in the area of the dashboard.

Claims

1. Method for asynchronous serial data transmission with choice free transmission speed and means for recognizing the Transmission speed, characterized in that for Detection of the transmission speed before the data a start bit with a subsequent pause that the ratio of Start bit length and pause length is fixed and that by Length of the start bit of the receiver-side sampling frequency generator is controlled.

2. The method according to claim 1, characterized in that each Data bit twice as long as the start bit.

3. Method for asynchronous serial data transmission with choice free transmission speed, characterized in that the Transmission of the data from the sender to the receiver by a from Received clock signal is triggered and caused and that a change due to triggering and during data transfer the data is prevented.

4. Apparatus for carrying out a method according to claim 3, characterized in that the transmitter has a shift register ( 21, 100 ) which can be controlled by a clock generator ( 31 ) located in the receiver and in that means are provided by which data can be read in is blocked during the data transfer.

5. The device according to claim 4, characterized in that the Transmission of the clock and data transmission over separate Lines.

6. Circuit arrangement for performing a method according to claim 1 or 2, characterized in that a circuit part for generating a starting step with a predetermined pulse-pause ratio is provided that this circuit part with the clock for a slide register ( 21, 100 ) controlled for serial data output is and that a counter ( 120 ) for determining the start bit length is provided in the receiver, which controls the sampling circuit for the data.

7. Device according to one of claims 4 to 6, that an intermediate memory ( 72, 101 ) is connected upstream of the shift register ( 21, 100 ) designed as a parallel series converter.

8. Circuit arrangement according to one of claims 4 to 7. characterized characterized in that the operating values as data to be transmitted of a motor vehicle, preferably speed, ignition angle, closing angle, injection time, test results or error codes are.