DE2831723C2

DE2831723C2 - Electrical circuit arrangement

Info

Publication number: DE2831723C2
Application number: DE2831723A
Authority: DE
Inventors: Bernd Ing.(grad.) 3200 Hildesheim Freienstein
Original assignee: Blaupunkt Werke GmbH
Current assignee: Blaupunkt Werke GmbH
Priority date: 1978-07-19
Filing date: 1978-07-19
Publication date: 1985-02-21
Also published as: DE2831723A1

Description

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Die Erfindung betrifft eine elektrische Schaltungsanordnung zur digitalen Anzeige eines Meßwertes mit einem auf mindestens einen bestimmten Wert voreinstellbaren Vorteiler für eine unterhalb der letzten angezcigten Stelle liegende, nicht auf der Anzeige wiedergegebene Ziffer, der,beim Überschreiten einer Bereichsgrenzc einen Übergabeimpuls an die vorhergehende Stelle abgibt. The invention relates to an electrical circuit arrangement for the digital display of a measured value with a presettable to at least a certain value for one below the last one displayed Digit not shown on the display, which, when a range limit is exceeded, c emits a transfer pulse to the previous point.

Eine derartige Schaltungsanordnung ist beispielswci- ^r>n se aus der Druckschrift »Halbleiter-Schaltungstechnik«, Tietze, U., Schenk, Ch., 2. Auflage, Berlin, Heidelberg, New York 1971, Springer Verlag, Seiten 508 bis 515 bekannt.Such a circuit arrangement is known beispielswci- ^r> r S "from the publication semiconductor circuit technology," Tietze, U., Schenk, Ch., 2nd edition, Berlin, Heidelberg, New York 1971, Springer Verlag, pages 508-515.

Bei derartigen Schaltungsanordnungen stellt der Vorteiler z. B. einen Zähler für die kleinste Dezimalstelle dar, die jedoch nicht angezeigt wird. Der Vorteiler übt dabei mehrere Funktionen aus. Zum einen erhöhl er, beispielsweise bei Frequenzmessungen, die oberste Zählfrequenz der zur Anzeige gelangenden Zähler um t,o den Faktor 10, zum anderen kann er zur Erhöhung der Meßgenauigkcit beitragen, wenn er auf einen bestimmten Wert, beispielsweise 5, voreingestellt wird. In diesem Fall finde praktisch eine Aufrundung des angezeigten Meßwertes statt, wenn der Meßwert in der nicht ange- M zeigten Dezimalstelle den Wert 5 überschreitet, da aufgrund der Voreinstellung der Zähler damit einen Sprung von 9 auf 0 ausführt und dabei einen Übergabeimpuls an die letzte angezeigte Ziffer abgibt, wodurch diese um 1 erhöht wird.In such circuit arrangements, the prescaler z. B. a counter for the smallest decimal place but it is not displayed. The prescaler has several functions. On the one hand he increases For example, for frequency measurements, the top counting frequency of the counters to be displayed by t, o the factor 10, on the other hand it can contribute to increasing the measurement accuracy if it is on a certain Value, for example 5, is preset. In this In this case, the displayed measured value is practically rounded up if the measured value is not shown in the M displayed decimal place exceeds the value 5, because the counter has a default setting Performs a jump from 9 to 0 and emits a transfer pulse to the last displayed digit, whereby this is increased by 1.

Ein Nachteil der bekannten digitalen Anzeigen besieht darin, daß die letzte Steile der Anzeige häufig flackert, da bei den in sehr kurzen Zeiträumen wiederholten Messungen oft leichte Abweichungen auftreten, die zu einer ständigen Veränderung der letzten angezeigten Ziffer führen. Wird beispielsweise in der nicht angezeigten Ziffer bei einer Messung der Wert 9 festgestellt, kann bei der darauffolgenden Messung aufgrund einer gewissen Messungstoleranz oder aber auch nur aufgrund der maximalen Meßgenauigkeil von 1 bit der Wen 0 entstehen, wodurch die letzte angezeigte Ziffer um 1 vergrößert wird. Bei der darauffolgenden Messung kann wiederum die 9 in dem Vorteiler als Ergebnis erscheinen, so daß die letzte angezeigte Ziffer wiederum ihren Wert verändert. Dies kann zu einer sehr unruhigen Anzeige führen, die von dem Beobachter als störend empfunden wird.There is a disadvantage of the known digital displays in the fact that the last part of the display often flickers, since the repeated in very short periods of time Measurements often have slight deviations that result in a constant change in the last displayed Lead digit. If, for example, the value 9 is found in the number that is not displayed during a measurement, may or may only be due to a certain measurement tolerance in the subsequent measurement due to the maximum measurement accuracy wedge of 1 bit, the value 0 is created, whereby the last digit displayed is increased by 1. In the subsequent measurement, the 9 can again appear in the prescaler as the result, so that the last digit displayed changes its value again. This can make one very troubled Lead display that is perceived as annoying by the observer.

Eine Abhilfemöglichkeit besteht darin, einen weiteren Vorteilcr vorzusehen, so daß der Übergabeimpuls auf die letzte angezeigte Ziffer bei dem Übergang in den beiden Vorteilern von der Stellung 99 auf die Stellung 00 erzeugt wird. Das Auftreten dieses Zustandes ist wesentlich weniger wahrscheinlich als der Übergang von 9 auf 0 bei einem Vorteiler. Diese Methode der Verhinderung des FJackerns hat jedoch den Nachteil, daß beispielsweise bei einer Frequenzmessung die Meßdauer für jeden Vorteiler um den Faktor 10 erhöht werden muß. Dies ist ebenfalls für viele Anzeigen nicht tragbar.One remedy is to provide a further advantage so that the transfer pulse on the last digit displayed at the transition in the two prescaler from position 99 to position 00 is generated. This condition is much less likely to occur than the transition from 9 to 0 for a prescaler. However, this method of preventing fjacking has the disadvantage that, for example in the case of a frequency measurement, the duration of the measurement can be increased by a factor of 10 for each prescaler got to. This is also unsustainable for many advertisements.

Aus der DE-OS 20 41 349 ist eine Ziffernanzeige mit Vorrichtung zur Verhinderung des Flaiterns bekannt, bei der ein gespeicherter Meßwert angezeigt wird. Wird dieser gespeicherte Meßwert vom aktuellen Meßwert um einen vorgegebenen Schwcllwert über- oder unterschritten, so wird der aktuelle Meßwert in den Speicher übernommen und angezeigt. Eine derartige Schaltungsanordnung ist jedoch relativ aufwendig.From DE-OS 20 41 349 a numerical display with a device to prevent flaiterns is known, at which a stored measured value is displayed. This stored measured value becomes from the current measured value If the value is above or below a specified threshold, the current measured value is stored in the memory accepted and displayed. However, such a circuit arrangement is relatively expensive.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der obengenannten Art anzugeben, bei der eine Verringerung des Flackcrns der angezeigten Ziffern mit einem geringen Aufwand und ohne eine Verlängerung der Meßdauer erzielt werden kann.The invention is based on the object of specifying a circuit arrangement of the type mentioned above, reducing the flickering of the displayed Digits can be achieved with little effort and without extending the measurement period.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der bestimmte Wert des voreinstellbarcn Vortcilers in Abhängigkeit vom Meßwert niedrig ist, wenn der Meßwert an der oberen Bereichsgrenzc liegt und hoch ist, wenn der Meßwert an der unteren Bereichsgrenze liegt.According to the invention, this object is achieved in that the specific value of the presettable Vortciler depending on the measured value is low when the measured value is at the upper range limit c and high is when the measured value is at the lower limit of the range.

Durch die Erfindung wird erreicht, daß beispielsweise bei einem Vorteiler niemals durch eine um nur einen Impuls von der vorhergehenden Messung verschiedenen Messung bereits ein Übergabeimpuls an die letzte angezeigte Stelle ausgelöst wird. Bei der erfindungsgemäßen Schaltungsanordnung ist dazu immer eine Differenz von mehreren Impulsen nötig. Dadurch wird das Flackern, das durch Toleranzen der Messung oder durch die maximale Genauigkeit einer digitalen Messung verursacht wird, eliminiert oder zumindest wirkungsvoll vermindert werden.The invention achieves that, for example, in the case of a prescaler, never by one by only one Impulse from the previous measurement, there is already a transfer impulse to the last measurement displayed position is triggered. In the circuit arrangement according to the invention there is always a difference to this of several impulses necessary. This eliminates the flicker caused by measurement or tolerance tolerances caused by the maximum accuracy of a digital measurement, eliminated or at least effectively be decreased.

In einer vorteilhaften Ausführungsform der erfindungsgemäßcn Schaltungsanordnung schultet die Voreinstellung nach einem Sprung auf einen niedrigen bzw. hohen Wert in die normale Stellung zurück, wenn bei einer nächsten Messung erneut der Wert an der oberen bzw. unteren Bereichsgrenze liegt.In an advantageous embodiment of the invention Circuit arrangement trains the presetting after a jump to a low resp. high value to return to normal position when at the next measurement the value is again at the upper or lower limit of the range.

Dadurch wird sichergestellt, daß die kritische Grenze zwischen 9 und 0 deutlich überschritten wird und imThis ensures that the critical limit between 9 and 0 is clearly exceeded and im

allgemeinen keine Meßwerte bei O oder 1 entstehen. W-nn also ein Obergabeimpuls an die letzte angezeigte Stelle abgegeben wird, liegt der Meßwert des Verteilers wieder deutlich von der Bereichsgrcn/.e entfern..generally no measured values are produced at 0 or 1. W-nn a transfer pulse to the last displayed one Position is given, the measured value of the distributor is again clearly away from the area size / .e ..

Eine sehr einfache und störungsanfällige Ausfiihrungsform der Erfindung besteht darin, daß eine Auswertungsschaltung vorgesehen ist, deren Ausgang durch einen Steuerimpuls aufgesteuert auf eine Voreinstellungsschaltung in Abhängigkeit von dem Meßwert des Vorteilers zwischen den Meßvorgängen einen Impuls abgibt, der in der Voreinstellungsschaltung einen nur durch einen erneuten Impuls änderbaren statischen Zustand erzeugt. Vorzugsweise wird dies dadurch erreicht, daß der von der Auswertungsschaltung gelieferte Impuls auf ein flankengetriggertes Flip-Flop geleitet wird.A very simple and failure-prone embodiment the invention consists in that an evaluation circuit is provided, the output of which controlled by a control pulse on a presetting circuit depending on the measured value of the prescaler emits a pulse between the measuring processes, which in the presetting circuit a Static state that can only be changed by a new pulse. This is preferably achieved by that the pulse supplied by the evaluation circuit is passed to an edge-triggered flip-flop will.

Auf diese Weise wird die einmal eingestellte Voreinstellung solange gespeichert, bis aufgrund eines an der Bereichsgrenze liegenden Meßwertes eine Änderung der Voreinstellung erfolgt.In this way, once the preset has been set, it is saved until, due to a different A change in the presetting takes place.

In der Praxis hat es sich bewährt, daß die Auswertungsschaltung ein Ausgangssignal abgibt, wenn der gemessene Wert sich um weniger als drei Impulse von der Bereichsgrenze unterscheidet und daß durch die Voreinstellungsschaltung drei Voreinstellungen des Vorteilers einstellbar sind, von denen eine erste an der unteren Bereichsgrenze, eine zweite an der oberen Bereichsgrenze und eine dritte, die Normalstellung angebende Voreinstellung in der Mitte des Bereiches liegt.In practice it has been proven that the evaluation circuit emits an output signal when the measured value changes by less than three pulses from the Range limit differentiates and that through the presetting circuit three presettings of the prescaler are adjustable, of which a first at the lower range limit, a second at the upper range limit and a third, indicating the normal position Presetting is in the middle of the range.

Die Erfindung soll im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispieles näher erläutert werden. Es zeigtThe invention is to be described in more detail below with the aid of an exemplary embodiment shown in the drawing explained. It shows

F i g. 1 eine digitale Frequenzanzeige;F i g. 1 a digital frequency display;

F i g. 2 eine graphische Darstellung der Änderung der Voreinstellung des Vorteilers anhand dreier Beispiele;F i g. 2 shows a graphic representation of the change in the presetting of the prescaler based on three examples;

F i g. 3 eine konkrete Schaltung zur Änderung der Voreinstellung des Vorteilers in Abhängigkeit von dem gemessenen Wert.F i g. 3 shows a specific circuit for changing the presetting of the prescaler as a function of the measured value.

Das in Fig. 1 dargestellte Beispiel ist als digitale Frequenzanzeige eines Rundfunkempfangsgerätes ausgelegt. Mit der empfangenen Trägerfrequenz ist ein Oszillator korreliert, an den die Frequenzanzeige angeschlossen ist. Die Oszillatorfrequenz wird auf einen Dezimalzähler 1 geleitet, der als Vorteiler 1 fungiert. Der Vorteiler ! zählt die Nulldurchgänge der Eingangsfrequenz. Nach jeweils zehn Zählimpulsen produziert er einen Übergabeimpuls, der einem nachgeschalteten zweiten Dezimalzähler 2 zugeleitet wird. Dieser zählt daher ausschließlich die Übergabeimpulse des Vorteilers 1. Nach jeweils zehn Impulsen leitet der Dezimalzähler 2 einen Übergabeimpuls auf einen dritten Dezimal/ähler 3 usw. Während mit den Dczimalzählern 2,3 usw. jeweils eine Ziffernanzeige 4,5 verbunden ist, wird das Zählergebnis des Vorteilers 1 nicht angezeigt.The example shown in Fig. 1 is a digital frequency display a radio receiver designed. With the received carrier frequency is an oscillator correlated to which the frequency display is connected. The oscillator frequency is on a decimal counter 1, who acts as prescaler 1. The prescaler ! counts the zero crossings of the input frequency. It produces one after every ten counting pulses Transfer pulse that is sent to a second decimal counter 2 connected downstream. This therefore counts exclusively the transfer impulses of the prescaler 1. After every ten impulses the decimal counter 2 conducts a Transfer pulse to a third decimal / counter 3 etc. While with the decimal counters 2,3 etc. each one Digit display 4, 5 is connected, the counting result of the prescaler 1 is not displayed.

Die Dezimalzähler 2, 3 deren Ergebnis angezeigt wird, werden vorteilhafterweise aus MOS-Zählern gebildet, während der Vorteiler 1 in TTL-Technik ausgeführt ist. Der Grund dafür liegt darin, daß die MOS-Zählcr eine maximale Zählfrequenz von 5 MHz haben, während der TTL-Vorteiler 1 die zehnfache Meßfrequenz von 50 MHz bewältigt.The decimal counters 2, 3, the result of which is displayed, are advantageously formed from MOS counters, while the prescaler 1 is implemented in TTL technology. The reason for this is that the MOS counters have a maximum counting frequency of 5 MHz, while the TTL prescaler 1 has ten times the measuring frequency of 50 MHz.

Der Vorteiler t und die Dezimalzähler 2, 3 geben ihr Ausgangssignal in binär-kodierter Form ab, so daß sie jeweils vier Ausgangsleitungen aufweisen. Mit dem Ausgang des. Vorteilers 1 ist — wie bereits erwähnt — keine Ziffernanzeige verbunden, sondern eine Logikschaltung 6 in der das Meßergebnis ausgewertet und ein il zur Auswahl der Voreinstellung des Vorteilers 1 produziert wird. Die Logikschaltung 6 steuert einen Schalter 7, der drei Schaltstellungen einnehmen kann. Diese entsprechen in dem dargestellten Beispiel dor Voreinstellung »1«. wenn dor Vortcilcr I Ihm s seiner Messung ein Ausgangssignal 8 oder 9 an die Logikschaltung 6 abgibt Liegt das Ausgangssignal des Vorteilers 1 zwischen 2 und 7, ist die Voreinstellung »5«, während beim Ausgangssignal 0 oder 1 die Voreinstellung »9« gewählt wird.The prescaler t and the decimal counters 2, 3 give her Output signal in binary-coded form, so that they each have four output lines. With the As already mentioned, the output of the prescaler 1 is not connected to a numeric display, but rather a logic circuit 6 in which the measurement result is evaluated and an il to select the presetting of the Prescaler 1 is produced. The logic circuit 6 controls a switch 7 which can assume three switch positions. These correspond in the example shown The default setting is »1«. if dor benefit him to him s its measurement an output signal 8 or 9 to the logic circuit 6 emits If the output signal of the prescaler 1 is between 2 and 7, the default setting is »5«, while the default setting »9« is selected for output signal 0 or 1.

ίο Die so ausgewählten Voreinstellungssignale werden auf eine Voreinstellungsschaltung 8 geleitet, die den Vorteiler 1 entsprechend voreinstellt.ίο The preset signals selected in this way become passed to a presetting circuit 8, which presets the presetting 1 accordingly.

In F i g. 2 ist die Arbeitsweise der Voreinstellung graphisch verdeutlicht. Dabei ist zwischen den senkrechten gestrichelten Linien in waagerechter Richtung das zwischen 0 und 9 liegende Meßergebnis des Vorteilers 1 eingetragen. In senkrechter Richtung sind die Ergebnisse nach der bestimmten Anzahl von Messungen angegeben. Die Voreinstellung des Vorteilers 1 ist durch einen kleinen Kreis, das nach der Meßperiode erhaltene Meßergebnis durch ein Kreuz verdeutlichtIn Fig. Figure 2 shows how the preset works graphically made clear. The between the vertical dashed lines in the horizontal direction is between 0 and 9 lying measurement result of prescaler 1 entered. In the vertical direction are the results specified after the certain number of measurements. The presetting of prescaler 1 is through a small circle, the measurement result obtained after the measurement period is made clear by a cross

In Fig.2a ist der Ausgangspunkt die Voreinstellung »5«, die dem Normalfall entspricht. Nach Abschluß der ersten Meßperiode, die beispielsweise etwa 10 Millisekünden lang sein kann, ist der Vorteiler 1 bei dem Wert 8 stehengeblieben. Durch die Logikschaltung 6 wird die Stellung des Schalters 7 geändert, so daß die Voreinstellungsschaltung 8 den Vorteiler 1 auf die Voreinstellung »1« einstellt. Es wird angenommen und entspricht im allgemeinen der Realität, daß sich von einer Meßperiode auf die nächste keine wesentliche Änderung der Oszillatorfrequenz einstellt. In diesem Beispiel wird angenommen, daß die Oszillatorfrequenz konstant bleibt, so daß nach Abschluß der zweiten meßperiode der Vorteiler 1 bei dem Ausgangssignal 4 seine Zählung beendet. Die Messungen werden nun fortgesetzt. Nach der x-ten Messung sei nun wieder der Meßwert 8 erreicht. Gemäß einer bevorzugten Ausführungsform der Erfindung wird die Voreinstellung nun wieder auf den Normalwert »5« geändert, so daß bei der nächsten Messung — konstante Os/.illatorfrequenz vorausgesetzt — der Meßwert 2 entsteht, wobei jedoch vom Vorteiler 1 ein zusätzlicher Übertragungsimpuls auf den Dezimalzähler 2 gegeben wird. Da der Meßwert 2 in dem Normalbereich liegt, bleibt die Voreinstellung des Vorteilers 1 unverändert auf dem Wert »5«.In Fig.2a the starting point is the default setting »5«, which corresponds to the normal case. At the end of the first measurement period, for example about 10 milliseconds can be long, the prescaler 1 has stopped at the value 8. The logic circuit 6 is the The position of the switch 7 changed so that the presetting circuit 8 switches the presetting circuit 1 to the presetting "1" is set. It is assumed and corresponds in general to reality that there is a measurement period sets no significant change in the oscillator frequency to the next. In this example it is assumed that the oscillator frequency remains constant, so that after the end of the second measuring period, the prescaler 1 ends its counting at the output signal 4. The measurements are now continued. After the umpteenth Measurement is now again reached the measured value 8. According to a preferred embodiment of the invention the presetting is now changed back to the normal value »5«, so that for the next measurement - constant Os / .illator frequency assuming - the measured value 2 arises, with an additional transmission pulse from prescaler 1 to decimal counter 2 is given. Since measured value 2 is in the normal range, the presetting of prescaler 1 remains unchanged to the value "5".

F i g. 2b verdeutlicht die analoge Änderung der Voreinstellung, wenn die Meßwerte sich der unteren Bercichsgrenze nähern. Ausgehend von der Voreinstellung »5« wird der Wert 1 gemessen, durch den die Voreinstellung auf den Wert »9« geändert wird. Die darauf erfolgende zweite Messung ergibt den Wert »5«. Wenn in der x-ten Messung wieder die 1 erreicht wird, springt die Voreinstellung auf den Normalwert »5« zurück, so daß in der nächsten Messung der Meßwert 7 entsteht, wobei allerdings der Vorteiler 1 einen Übergabeimpuls weniger als in der vorhergehenden Messung an den zweiten Dezimalzähler 2 weiterleitet.F i g. 2b illustrates the analogue change in the presetting when the measured values are within the lower range limit approach. Based on the presetting »5«, the value 1 is measured, through which the presetting is changed to the value »9«. The second measurement that follows gives the value "5". if 1 is reached again in the umpteenth measurement, the default setting jumps back to the normal value »5«, see above that in the next measurement the measured value 7 arises, although the prescaler 1 receives a transfer pulse forwards less than in the previous measurement to the second decimal counter 2.

Das Beispiel in F i g. 2c gibt die Änderung der Voreinstellung bei einem schwankenden Meßwert wieder. Ausgangspunkt ist wiederum die Voreinstellung »5«. Durch einen hohen Meßwert 8 wird die Voreinstellung auf »ic geändert. Der darauf erfolgende Meßwert sei 4. Nach weiteren Messungen ergebe die ar-te Messung denThe example in FIG. 2c shows the change in the presetting in the case of a fluctuating measured value. The starting point is again the default setting "5". A high measured value 8 becomes the default setting changed to »ic. The subsequent measured value is 4. After further measurements, the type of measurement gives the

h^r) Meßwert I. Daruafhin ändert sich die Voreinstellung von »1« auf »5«.h ^r ) Measured value I. As a result, the default setting changes from "1" to "5".

Es wird angenommen, daß der Meßwert weiterhin abfällt, /.. B. in der Af + 1. Messung den Wert 2 ergibt.It is assumed that the measured value continues to drop, / .. B. in the Af + 1. measurement results in the value 2.

Dies veranlaßt noch keine Änderung der Voreinstellung, da der Normalbereich zwischen 2 und 7 liegt. Erst der Meßwert 1 in der χ + 2. Messung veranlaßt eine Veränderung der Voreinstellung auf den Wert »9«.This does not yet cause the default setting to be changed, as the normal range is between 2 and 7. Only the measured value 1 in the χ + 2nd measurement causes the presetting to be changed to the value »9«.

Aus den dargestellten Beispielen wird deutlich, daß ■> eine Veränderung des Meßwertes um mindestens drei Impulse nötig ist, um einen Übertragungsimpuls mehr oder weniger zu veranlassen. Das bedeutet aber, daß erst bei derartigen Schwankungen eine sichtbare Veränderung der Ziffernanzeige 4 der kleinsten noch angezeigten Dezimalstelle eintritt. Schwankungen der Meßergebnisse, die sich jeweils um einige Fehlimpulse in beiden Richtungen unterscheiden, führen nicht zu dem störenden Flackern der letzten angezeigten Dezimalstelle. From the examples shown it is clear that ■> a change in the measured value by at least three pulses is necessary, by one more transmission pulse or less. But this means that only with such fluctuations a visible change on the numerical display 4 the smallest decimal place still displayed occurs. Fluctuations in the measurement results, which differ by a few missing pulses in both directions do not lead to this annoying flickering of the last displayed decimal place.

In Fig.3 sind die Schaltungsstufen 6, 7 und 8 im Zusammenwirken mit dem Vortciler 1 in einem konkreten Ausführungsbeispiel dargestellt. Das Eingangssignal //„ gelangt auf einen Eingang Cldes Vorteilers 1. An einem weiteren Eingang G liegt ein Torimpuls-Signal, das die Meßperiode T bestimmt und den digitalen Wert »L« einnimmt, wenn der Vorteiler 1 meßbereit ist, und ihn mit dem Wert »H« stoppt. Das Ausgangssignal des Vorteilers 1 am Ende der Meßperiode T steht an den Ausgängen QX bis <?4 an. Dabei entspricht Q1 der kleinsten und Q 4 der höchsten binären Stelle.In Figure 3, the circuit stages 6, 7 and 8 are shown in cooperation with the vortciler 1 in a specific embodiment. The input signal // "arrives at an input Cl of the prescaler 1. At a further input G there is a gate pulse signal which determines the measuring period T and assumes the digital value" L "when the prescaler 1 is ready to measure, and it with the value "H" stops. The output signal of the prescaler 1 at the end of the measuring period T is available at the outputs QX to <? 4. Q 1 corresponds to the smallest and Q 4 to the highest binary digit.

An entsprechenden Eingängen Pi bis P 4 kann eine binär-kodierte Ziffer als Voreinstellung in den Vorteilcr 1 eingegeben werden. Der Vorteiler 1 weist noch zwei Eingänge P und R auf, von denen der letztere im vorliegenden Fall an Masse liegt und der erste mit einem Setz-Impuls angesteuert wird, wodurch der Zählerstand gelöscht und auf den an den Eingängen PX bis P 4 voreingestellten Wert eingestellt wird. Die Logikschaltung 6 besteht aus einem NOR-Gatter 9 und zwei NAND-Gattern 10, 11. Das NOR-Gatter 9 ist mit seinen drei Eingängen mit den Ausgängen Q 2 bis QA des Vorteilers 1 verbunden. An seinem Ausgang steht nur dann das Signal »H«, wenn alle drei Ausgänge Q 2 bis QA des Vorteilers das Signal »L«. führen, d. h. das Ausgangssigna! 0 oder 1 ist. Der Ausgang des NOR-Gattcrs 9 ist mit einem Eingang des ersten NAND-Gatters 10 verbunden. Der entsprechende Eingang des zweiten N AN D-Gatters 11 ist mit dem Ausgang Q 4 des Vorteilers verbunden, d. h. an ihm liegt ein »H«-Signal. wenn Q 4 »H« führt, also der Meßwert des Vorteilers 8 oder 9 ist. Liegt der Meßwert des Vorteilers zwischen 2 und 7. sind die beiden genannten Eingänge der beiden NAND-Gatter 10, 11 auf »L«. Die zweiten Eingänge der NAND-Gatter 10,11 sind gemeinsam mit einer Steuerleitung verbunden, die ein Steuersigna! S führt. Dieses Steursignal besteht aus einem positiven Steuerimpuls, der kurz nach Beendigung der Meßperiode Γ ausgelöst wird. Dieser Steuerimpuls führt an keinem der beiden NAND-Gatter 10, 11 zu einer Beeinflussung des Ausgangssignals, wenn der Meßwert des Vorteilers 1 zwischen 2 und 7 liegt, da dann niemals die Bedingung, daß beide Eingänge gleichzeitig »H« führen, erfüllt ist 1st der Meßwert 0 oder 1, entsteht am Ausgang des ersten NAND-Gatters 10 während der Dauer des Steuerinipulses ein negativer Impuls, da der Ausgang für die Dauer des Steuerimpulses von »H« auf »L« umspringt. Entsprechendes gilt für den Ausgang des zweiten NAND-Gatters 11, wenn der Meßwert des Vorteilers 8 oder 9 ist. Der Ausgang des ersten NAND-Gatters 10 ist mit einem Flip-Flop 12 und der Ausgang des zweiten NAND-Gatters 11 mit dem Eingang eines Flip-Flop 13 verbunden. Die dynamischen Flip-Flops 12, 13 ändern ihre Schallstellung, wenn das Eingangssignal eine positive Flanke aufweist. Bei den negativen Impulsen am Ausgang der NAND-Gatter 10,11 findet die Flip-Fiop-Umschallung also am Ende des Impulses statt. Die beiden Flip-Flops 12, 13 bilden den in F i g. 1 schematisch hergestellten Schalter 7.A binary-coded digit can be entered as a preset in the Advantage 1 at the corresponding inputs Pi to P 4. The prescaler 1 also has two inputs P and R , of which the latter is connected to ground in the present case and the first is triggered with a set pulse, which clears the count and sets it to the value preset at the inputs PX to P 4 will. The logic circuit 6 consists of a NOR gate 9 and two NAND gates 10, 11. The three inputs of the NOR gate 9 are connected to the outputs Q 2 to QA of the prescaler 1. The "H" signal is only present at its output if all three outputs Q 2 to QA of the prescaler have the "L" signal. lead, ie the output signal! Is 0 or 1. The output of the NOR gate 9 is connected to an input of the first NAND gate 10. The corresponding input of the second N AN D gate 11 is connected to the output Q 4 of the prescaler, ie it has an "H" signal. if Q 4 leads "H", i.e. the measured value of the prescaler is 8 or 9. If the measured value of the prescaler is between 2 and 7, the two mentioned inputs of the two NAND gates 10, 11 are at "L". The second inputs of the NAND gates 10, 11 are jointly connected to a control line that carries a control signal! S leads. This control signal consists of a positive control pulse that is triggered shortly after the end of the measuring period Γ. This control pulse does not affect the output signal at either of the two NAND gates 10, 11 if the measured value of the prescaler 1 is between 2 and 7, since the condition that both inputs are simultaneously "H" is never fulfilled Measured value 0 or 1, a negative pulse occurs at the output of the first NAND gate 10 during the duration of the control pulse, since the output switches from "H" to "L" for the duration of the control pulse. The same applies to the output of the second NAND gate 11 when the measured value of the prescaler is 8 or 9. The output of the first NAND gate 10 is connected to a flip-flop 12 and the output of the second NAND gate 11 is connected to the input of a flip-flop 13. The dynamic flip-flops 12, 13 change their sound position when the input signal has a positive edge. In the case of the negative pulses at the output of the NAND gates 10, 11, the flip-fiop re-sounding takes place at the end of the pulse. The two flip-flops 12, 13 form the one shown in FIG. 1 schematically produced switch 7.

Die beiden Flip-Flops 12,13 weisen in üblicher Weise vier Eingänge und zwei Ausgänge auf. Mit dem Ausgang des zugehörigen NAND-Gaiters 10, 11 ist der dynamische Eingang Cl verbunden. An einem zweiten Eingang D liegt das Signal, das nach dem Auslösen des Schaltvorgangs durch den dynamischen Eingang C1 am ersten Ausgang Q anliegt. An einem zweiten Ausgang Q liegt immer das zum Ausgangssignal Q entgegengesetzte binäre Signal. Die Flip-Flops 12,13 verfugen weiterhin über einen Setzeingang 5 und einen Rückstellcingang R, von denen im Ausführungsbeispiel nur der Setzeingang S benutzt wird und der Rückstelleingang R jeweils an Masse gelegt ist. Mit dem DATA-Eingang D ist der Ausgang Q jeweils verbunden. Die beiden Ausgänge Qder beiden Flip-Flops 12,13 sind jeweils mit einem Eingang eines NOR-Gatters 14 verbunden. Der Ausgang des NOR-Gatters 14 steuert die beiden Setzeingänge S der beiden Flip-Flops 12, 13. Die beiden Ausgänge Q der beiden Flip-Flops 12, 13 sind jeweils mit einem Eingang eines weiteren NOR-Gatters 15 verbunden, dessen Ausgang den Eingang P3 des Vorteilers 1 bildet. Der Ausgang Q des ersten Flip-Flops 12 ist außerdem mit dem Eingang P 4 des Vorteilers 1 verbunden. Die beiden anderen Eingänge Pl und P2des Vorteilers 1 liegen an einer konstanten Spannung, und zwar P1 an einer positiven Spannung + Ub (entsprechend »H«) und P2 an Masse (entsprechend »L«).The two flip-flops 12, 13 usually have four inputs and two outputs. The dynamic input C1 is connected to the output of the associated NAND gate 10, 11. The signal that is present at the first output Q after the switching process has been triggered by the dynamic input C 1 is present at a second input D. Always opposite to the output signal Q is a binary signal at a second output Q. The flip-flops 12, 13 also have a set input 5 and a reset input R, of which only the set input S is used in the exemplary embodiment and the reset input R is connected to ground. Output Q is connected to DATA input D. The two outputs Q of the two flip-flops 12, 13 are each connected to an input of a NOR gate 14. The output of the NOR gate 14 controls the two set inputs S of the two flip-flops 12, 13. The two outputs Q of the two flip-flops 12, 13 are each connected to an input of a further NOR gate 15, the output of which is the input P3 of prescaler 1 forms. The output Q of the first flip-flop 12 is also connected to the input P 4 of the prescaler 1. The two other inputs Pl and P2 of the prescaler 1 are connected to a constant voltage, namely P 1 to a positive voltage + Ub (corresponding to "H") and P2 to ground (corresponding to "L").

Die Funktionsweise der beschriebenen Schaltung ist wie folgt:The described circuit works as follows:

Ausgehend von dem Normalzustand, d. h. Voreinstellung »5«. wird der Wert 0 oder 1 mit dem Vorteiler 1 gemessen. Am Ausgang des NOR-Gatters 9 liegt dann ein positives Signal. Zum Zeitpunkt des Steuerimpulses wird am Ausgang des ersten NAND-Gatters 10 ein negaiivcr Impuls erzeugt, wodurch das erste Flip-Flop 12 so umgeschaltet wird, daß an seinem Ausgang Q »L« und an seinem Ausgang Q»H« entsteht. Dadurch erhält der Eingang P4 des Vorteilcrs I ein »H«-Signal, während der Eingang P3 auf »L« liegt. Am Ausgang des NOR-Gatters 15 kann nämlich nur dann ein »H«-Signal entstehen, wenn beide Eingänge »L« führen. In dieser Stellung liegen also die Setzeingänge P\ und P 4 auf »H«, was der binär-kodierten Ziffer 9 entspricht, so daß der Vorteiler 1 auf »9« voreingestellt wird. Steigt nun der Meßwert auf 8 oder 9 an. liefert das zweite NAND-Gatter 11 einen negativen Impuls auf den dynamischen Eingang des zweiten Flip-Flops 13. Diese schaltet nun ebenfalls so um, daß der Ausgang <?das Signal »L« und der Ausgang Q das Signal »H« führt. Dadurch wird nun an dem NOR-Gatter 14 ein positives Ausgangssignal erzeugt und auf die beiden Setzeingänge der beiden Flip-Flops 12,13 geführt, wodurch diese so umschalten, daß ihre beiden Ausgänge Q nunmehr die Werte »H« und die Ausgänge Q die Werte »L« einnehmen. Dadurch liefert nun das NOR-Gatter 15 ein »H«-Signal. wohingegen an P 4 ein »L«-Signal liegt. Die Voreinstellung ergibt sich daher nun daraus, daß Pl und P3 an »H« liegen, was der binär-kodierten Ziffer 5 entspricht Entsteht in dieser Position wiederum ein Meßergebnis an der oberen Grenze des Meßbereichs, also eine 8 oder eine 9, liefert das NAND-Gatter 11 wiederum einen negativen Impuls, der zu einer I Imschaltung des zweitenBased on the normal state, ie default setting »5«. the value 0 or 1 is measured with the prescaler 1. A positive signal is then present at the output of the NOR gate 9. At the time of the control pulse at the output of the first NAND gate 10, a negaiivcr pulse is generated, whereby the first flip-flop 12 is switched so that its Q output is produced at "L" and at its output Q "H". As a result, input P4 of prescaler I receives an "H" signal, while input P3 is "L". An “H” signal can only arise at the output of NOR gate 15 if both inputs are “L”. In this position, the set inputs P \ and P 4 are set to "H", which corresponds to the binary-coded digit 9, so that the prescaler 1 is preset to "9". If the measured value now rises to 8 or 9. the second NAND gate 11 delivers a negative pulse to the dynamic input of the second flip-flop 13. This also switches over so that the output <? carries the signal "L" and the output Q carries the signal "H". As a result, a positive output signal is now generated at the NOR gate 14 and fed to the two set inputs of the two flip-flops 12, 13, whereby these switch over so that their two outputs Q now have the values "H" and the outputs Q the values Take "L". As a result, the NOR gate 15 now supplies an "H" signal. whereas at P 4 there is an "L" signal. The presetting results from the fact that P1 and P3 are at "H", which corresponds to the binary-coded number 5. If in this position there is again a measurement result at the upper limit of the measurement range, i.e. an 8 or a 9, the NAND delivers -Gate 11 in turn a negative pulse, which leads to an I in connection of the second

77th

Flip-Flops 13 führt. Während das erste Flip-Flop 12 unverändert bleibt, liefert der (^-Ausgang des zweiten Flip-Flops 13 nun ein »L«-Signal, so daß das NOR-Gatter 15 wieder umschallet und am Ausgang ein »!.«-Signal ansteht. Die Eingänge P2 bis P4 liegen daher alle ^r> auf »L«, so daß die Voreinstellung »1« ist.Flip-flops 13 leads. While the first flip-flop 12 remains unchanged, the (^ output of the second flip-flop 13 now supplies an "L" signal, so that the NOR gate 15 again surrounds the sound and a "!." Signal is present at the output The inputs P2 to P4 are therefore all ^r > on »L«, so that the default setting is »1«.

Für den Fall, daß nunmehr erneut eine 8 oder eine 9 mit dem Vorteiler gemessen wird, erhält das /weite Flip-Flop 13 wiederum einen negativen Impuls und wird daher erneut umgeschaltet, was dazu führt, daß die Ausgänge Qder beiden Flip-Flops 12 und 13 auf »L« liegen, so daß der Ausgang des NOR-Gatters wieder positiv wird und die Voreinstellung entsprechend auf »5« springt. IjIn the event that an 8 or a 9 is measured again with the prescaler, the / wide flip-flop 13 again receives a negative pulse and is therefore switched again, which means that the outputs Q of the two flip-flops 12 and 13 are set to "L", so that the output of the NOR gate becomes positive again and the default setting jumps to "5" accordingly. Ij

Das Herablaufen des Meßwertes an die untere Gren- 15 {*The decrease of the measured value to the lower limit 15 {*

ze führt zu einer entsprechend häufigen Umschaltungze leads to a correspondingly frequent switchover

des ersten Flip-Flops 12 bei einem völlig analogen '■' of the first flip-flop 12 with a completely analogue '■'

Schaltungsmechanismus.Switching mechanism.

Somit sind alle möglichen Fälle der Änderung der Voreinstellung durch die angegebene Schaltung erfaßt. In F i g. 3 ist noch das zeitliche Verhalten des Setz- und Torimpulses für die Eingänge G, P und das des SteuersignalsSfürdie NAND-Gatter 10,11 dargestellt.All possible cases of changing the presetting by the specified circuit are thus covered. In Fig. 3 shows the time behavior of the set and gate pulse for the inputs G, P and that of the control signal S for the NAND gates 10, 11.

Das Steuersignal 5 besteht aus einem positiven Steuerimpuls, der kurz nach Ablauf der Meßperiode T einsetzt. Das Seizimpuls-Signal für den Eingang Pdes Vorteilers 1 besteht ebenfalls aus einem positiven Impuls, der eine gewisse Zeit nach dem Ende des Steuerimpulses einsetzt und vor Beginn der nächsten Meßperiode T auf 0 zurückgegangen ist.The control signal 5 consists of a positive control pulse which begins shortly after the measurement period T has elapsed. The Seizimpuls signal for the input P of the prescaler 1 also consists of a positive pulse, which begins a certain time after the end of the control pulse and has returned to 0 before the beginning of the next measuring period T.

Es hat sich gezeigt, daß die Wahl der Voreinstellungswerte »1-5-9« nicht immer günstig ist, sondern daß für manche Fälle die Werte »0-4-8« vorzuziehen sind. Dies läßt sich schaltungstechnisch bei dem in F i g. 3 dargestellten Beispiel sehr einfach dadurch erreichen, daß der Eingang PX des Vorteilers ebenfalls auf Masse gelegt wird. Andere Änderungen der Schaltung sind dazu nicht erforderlich.It has been shown that the choice of the default values "1-5-9" is not always favorable, but that in some cases the values "0-4-8" are preferable. In terms of circuitry, this can be demonstrated in the case of the FIG. 3 can be achieved very easily in that the input PX of the prescaler is also connected to ground. No other changes to the circuit are necessary.

LegendeLegend

NAND-Gatter = negiertes UND-Glied
NOR-Gatter = negiertes ODER-GliedNAND gate = negated AND gate
NOR gate = negated OR gate

FLIP-FLOP = bistabile KippstufeFLIP-FLOP = bistable multivibrator

4545

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

5050

5555

6060

6565

Claims

Patent claims:

1. Electrical circuit arrangement for digital display of a measured value with at least one Vortciler that can be preset to a certain value for a position below the last displayed position, digit not shown on the display that causes a Transfer pulse to the previous point, characterized in that the specific The value of the presettable prescaler (1) is low (»1«) depending on the measured value, if the measured value is at the upper limit of the range (»8.9«) and is high (»9«) when the measured value is at the lower range limit (»0.1«).

2. Electrical circuit arrangement according to claim 1, characterized in that the particular Value of the presettable prescaler (1) from a low (»1«) or high (»9«) value to a middle value (»5«) jumps when the next measured value is again at the upper or lower range limit (»8.9«; »0.1«) lies.

3. Electrical circuit arrangement according to claim 1 or 2, characterized by an output circuit (6), the output of which by a control pulse (S), controlled between the measuring processes, a pulse to a presetting circuit (7,8) of a prescaler (1) depending on Emits measured value, which in the presetting circuit (7, jo 8) generates a static state that can only be changed by a new pulse.

4. Electrical circuit arrangement according to claim 3, characterized in that the of the Evaluation circuit (7, 8) sent the pulse to r> an edge-triggered flip-flop (t2, 13) will.