DE2811947A1

DE2811947A1 - LINK LOGIC CIRCUIT

Info

Publication number: DE2811947A1
Application number: DE19782811947
Authority: DE
Inventors: Robert Harold Krambeck
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1977-03-24
Filing date: 1978-03-18
Publication date: 1978-10-05
Also published as: FR2385146A1; JPS53118359A; IT1156932B; IT7867652A0; GB1597089A; CA1091809A; NL7803055A; AU3436178A; AU519782B2; ES468136A1; BE865184A

Description

BESCHREIBUNGDESCRIPTION

Die Erfindung befaßt sich mit einer Schaltung zum Zählen der Anzahl binärer Einsen in einem x-Bit-Digitalwort, wobei χ die Zahl der Bits in dem Wort ist und wobei die Schaltung eine Vielzahl von Gattern zur Durchführung von Logikfunktionen zur Ermittlung der Anzahl Einsen in dem Wort aufweist. The invention relates to a circuit for counting the number of binary ones in an x-bit digital word, where χ is the number of bits in the word and wherein the circuit has a plurality of gates for performing logic functions to determine the number of ones in the word.

Die Verwirklichung selbst einer nicht komplexen Logikschaltung in der Technologie integrierter Schaltungen wird erschwert, da die Zahl der für die Verwirklichung erforderlichen Gatter exponentiell mit der Zahl der Bits in einem Wort,.für dessen Annahme die Schaltung ausgelegt ist, ansteigt. So umfaßt beispielsweise bei einer "Zähle-Einsen-Operation" ein Vier-Bit-Wort sechs mögliche Positionskombinationen, in denen zwei Einsen auftreten können, vier Positionen mit drei Einsen, vier Positionen mit einer einzigen Eins, eine Möglichkeit mit null Einsen und eine MöglichkeitRealizing even a non-complex logic circuit in integrated circuit technology will difficult, since the number of gates required for the realization increases exponentially with the number of bits in one Word that the circuit is designed to accept increases. For example, in a "count ones operation" a four-bit word six possible combinations of positions in which two ones can occur, four positions with three ones, four positions with a single one, one possibility with zero ones, and one possibility

4 mit vier Einsen, so daß sich insgesamt 16 oder 2 Kombinationen ergeben. Eine Zählschaltung für die Durchführung dieser Operation erfordert also 16 Gatter. Für ein Acht-Bit-Wort gibt4 with four ones, making a total of 16 or 2 combinations. A counting circuit for performing this operation therefore requires 16 gates. For an eight-bit word there are

es 2 oder 256 mögliche Kombinationen und somit erfordert die Zähle-Einsen-Schaltung 256 Gatter, um die Funktion desthere are 2 or 256 possible combinations and thus the counting ones circuit requires 256 gates in order to function

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Zählens der Einsen in dem Acht-Bit-Wort durchzuführen.Count the ones in the eight-bit word.

Bekanntlich ist ein Verfahren zur Herstellung integrierter Schaltungen schwierig und bestimmt die Ausbeute eines solchen Verfahrens die Kosten der Schaltungen. Irgendein Mittel, das die Verwirklichung irgendeiner gewünschten Schaltungsfunktion mit weniger Elementen erlaubt, würde es offensichtlich zulassen, daß die Funktion mit höheren Ausbeuten und damit niedrigeren Kosten verwirklicht wird.It is well known that a method of manufacturing integrated circuits is difficult and determines the yield of one such procedure the cost of the circuits. Any means that enables the realization of any desired circuit function With fewer elements allowed, it would obviously allow the function to function in higher yields and thus lower costs is realized.

Diese Probleme werden erfindungsgemäß gelöst mit einer Schaltung zum Zählen der Anzahl binärer Einsen in einem x-Bit-Digitalwort, die gekennzeichnet ist durch eine Schaltungsanordnung zum Teilen des Wortes in einen ersten und einen zweiten Abschnitt, einen ersten Zähler zum Erzeugen einer ersten digitalen Ausgabe, welche die Anzahl Einsen im ersten Abschnitt angibt, einen zweiten Zähler zur Erzeugung einer zweiten Digitalausgabe, welche die Anzahl Einsen im zweiten Abschnitt angibt, und einen Addierer zum Addieren der ersten und der zweiten digitalen Ausgabe.These problems are solved according to the invention with a circuit for counting the number of binary ones in an x-bit digital word, which is characterized by circuitry for dividing the word into a first and a first second section, a first counter for generating a first digital output showing the number of ones in the first Section indicates a second counter for generating a second digital output, which the number of ones in the second Section, and an adder for adding the first and second digital outputs.

Im folgenden wird die Erfindung anhand einer Ausführungsform näher erläutert. In der Zeichnung zeigen:In the following the invention is based on an embodiment explained in more detail. In the drawing show:

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Fig. 1 ein schematisches Blockschaltbild einerFig. 1 is a schematic block diagram of a

Schaltungsanordnung für eine beispielsweise Einsen-Zählschaltung gemäß der Erfindung; undCircuit arrangement for, for example, a ones counting circuit according to the invention; and

Fig. 2 ein schematisches Schaltbild der Logikgatterschaltung für einen Teil einer Vorverarbeitungsschaltung der Anordnung nach Fig. 1.Fig. 2 is a schematic circuit diagram of the logic gate circuit for part of a preprocessing circuit the arrangement according to FIG. 1.

Die vorliegende Erfindung beruht auf der Erkenntnis, daß beispielsweise eine Schaltung, die zum Reagieren auf Acht-Bit-Wörter ausgelegt ist, mit relativ wenigen Elementen hergestellt werden kann, indem diese Worte als zwei Vier-Bit-Abschnitte angenommen werden. Die Logikschaltung, der ein solcher Abschnitt zugeführt wird, benötigt lediglich 16 Gatter, wofür etwa 30 Transistoren erforderlich sind, anstatt der 256 Gatter, für welche 480 Transistoren benötigt werden.The present invention is based on the finding that, for example, a circuit which is used to respond to eight-bit words designed to be made with relatively few elements by dividing these words as two four-bit sections be accepted. The logic circuit to which such a section is fed requires only 16 gates, which requires about 30 transistors instead of the 256 gates that require 480 transistors.

Jeder der Wortabschnitte wird auf eine Zählerschaltung einer Vorverarbeitungsschaltung gegeben. Bei einer Ausführungsform erzeugt jeder Zähler ein Drei-Bit-Wort, das die Zahl der binären Einsen in dem zugeordneten Vier-Bit-Wortabschnitt kennzeichnet. Jede Zählerschaltung kann die Addition einer Null zu jedem Drei-Bit-Wort bewirken und die resultierenden Vier-Bit-Each of the word segments is one on a counter circuit Preprocessing circuit given. In one embodiment, each counter generates a three-bit word representing the number of binary ones in the assigned four-bit word segment. Each counter circuit can add a zero to each three-bit word and the resulting four-bit

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Wörter auf eine Addiererschaltung geben, die herkömmlicherweise innerhalb einer arithmetischen Logikeinheit (ALU) enthalten ist, die mit einersolchen identisch ist, der bei einem typischen bekannten System jedes der ursprünglichen Acht-Bit-Wörter zugeführt wird.Put words on an adder circuit that conventionally is contained within an arithmetic logic unit (ALU) identical to that used in each of the original eight-bit words is supplied to a typical known system.

Man kann sehen, daß die Vorverarbeitungsschaltung für jeden Wortabschnitt etwa 30 Transistoren in einer beispielsweisen Einsenzählschaltung benötigt. Dies führt insgesamt zu 60 Transistoren und damit zu einer Einsparung von 196 Transistoren, Es ergibt sich eine offensichtliche Vereinfachung der Schaltung sk omp 1 ex i ta t .It can be seen that the preprocessing circuitry for each word section exemplifies about 30 transistors One counting circuit required. This leads to a total of 60 transistors and thus to a saving of 196 transistors, The result is an obvious simplification of the circuit sk omp 1 ex i ta t.

Bei Schaltungen, die für Eingaben mit mehr als acht Bits verwendet werden, kann die Vorverarbeitungsschaltung so angepaßt werden, daß sie mehr als zwei Wortabschnitte aufnimmt. Selbst Teile des ALU selbst können bei der Vorverarbeitungsoperation benutzt werden.In the case of circuits which are used for inputs with more than eight bits, the preprocessing circuit can be adapted in this way that it takes up more than two word segments. Even parts of the ALU itself can be used in the preprocessing operation to be used.

Fig. 1 zeigt ein Blockschaltbild einer beispielsweisen Einsenzählschaltung 10 gemäß einer Ausführungsform der Erfindung. die Schaltung besitzt eine Vorverarbeitungsschaltung 11 und einen Addierer 12, die in einem Chip (Halbleiterplättchen) IC mit einer integrierten Schaltung definiert sind. Die Schal-1 shows a block diagram of an exemplary one-count circuit 10 according to an embodiment of the invention. the circuit has a preprocessing circuit 11 and an adder 12 defined in an integrated circuit chip (die) IC. The scarf

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tung 12 ist bequemerweise so ausgelegt, daß sie Ausgangssignale an einen Speicher gibt, der durch einen Block 13 dargestellt ist.device 12 is conveniently designed to have output signals to a memory represented by a block 13.

Die Schaltung 10 zählt unter der Steuerung einer Steuerschaltung 14 die Anzahl Einsen in einem Acht-Bit-Wort. Die acht Bits eines jeden solchen Wortes werden mit Hilfe einer herkömmlichen, bekannten (nicht gezeigten) Vorrichtung auf Eingangsleitungen 15A bis 15H gegeben. Man beachte besonders, daß die Eingangsleitungen in zwei Vierergruppen eingeteilt sind, nämlich 15A bis 15D und 15E bis 15H, die mit den Zählerschaltungen 16A bzw. 16B der Vorverarbeitungsschaltung 11 verbunden sind.The circuit 10, under the control of a control circuit 14, counts the number of ones in an eight-bit word. The eight bits of each such word are recorded using conventional means (not shown) given on input lines 15A to 15H. Note especially that the input lines are divided into two groups of four, namely 15A to 15D and 15E to 15H, those with the counter circuits 16A and 16B of the preprocessing circuit 11 are connected.

Jede der Zählerschaltungen 16A und 16B umfaßt 30 als Standardlogikblock organisierte Transistoren zur Erzeugung binär gewichteter Ausgaben, welche die Anzahl Einsen im zugeordneten Abschnitt angeben. Jeder Wortabschnitt aus vier Bits wird auf eine solche Vier-Bit-Zählerschaltung gegeben, die mit der Erzeugung eines Ausgangssignals reagiert, das für die Anzahl Einsen in dem Abschnitt repräsentativ ist.Each of the counter circuits 16A and 16B includes 30 as a standard logic block organized transistors for generating binary weighted outputs that represent the number of ones in the assigned Specify section. Each word section of four bits is given to such a four-bit counter circuit, which is generated with the generation of an output signal representative of the number of ones in the section.

Fig. 2 zeigt eine Darstellung eines Vier-Bit-BinärZählers, der als Zählerschaltung 16A oder 16B der Fig. 1 benutzt werden kann. Die Schaltung umfaßt 30 Transistoren, die beispiels-Fig. 2 shows a representation of a four-bit binary counter, which can be used as counter circuit 16A or 16B of FIG. The circuit comprises 30 transistors, which are for example

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weise auf vier Eingangssignale ansprechen, die den Gateanschlüssen der 30 Transistoren zugeführt werden. Die Transistoren sind so angeordnet, daß sie auf die Eingangssignale mit der Erzeugung eines binären Ausgangssignals auf Leitungen 23, 24 und 25 in Fig. 2 reagieren, wie gezeigt. Diese Ausgangssignale werden dem Addierer 12 der Fig. 1 zugeführt.respond to four input signals that are the gate terminals of the 30 transistors are fed. The transistors are arranged so that they respond to the input signals respond by generating a binary output on lines 23, 24 and 25 in Figure 2 as shown. These output signals are fed to the adder 12 of FIG.

Die Organisation der Transistoren in Fig. 2 reflektiert die verschiedenen Möglichkeiten, auf welche binäre Einsen am Eingang (Gateanschlüsse) der Tansistoren 15A, 15B, 15C und 15D auftreten können. Diese Eingangsgateanschlüsse in Fig. sind zur Erleichterung auch mit den Binärwerten 0,1,2 und 3 bezeichnet. Die Ausgangsleitungen 23, 24 und 25 des Zählers sind gleichermaßen mit Bit 0, Bit 1 und Bit 2 gekennzeichnet.The organization of the transistors in Fig. 2 reflects the different ways in which binary ones am Input (gate connections) of the transistors 15A, 15B, 15C and 15D can occur. These input gate connections in FIG. 1 are also provided with the binary values 0, 1, 2 and 3 for the sake of simplicity designated. The output lines 23, 24 and 25 of the counter are marked with bit 0, bit 1 and bit 2 in the same way.

Die Source eines jeden der Transistoren 15A, 15B, 15C und 15D ist, wie gezeigt, mit der Drain des nächstbenachbarten Transistors verbunden. Insgesamt sind sie elektrisch in Reihe zwischen ein Bezugspotential, das als Erde gezeigt ist, und die Drainelektrode eines P-Kanal-Transistors 26 geschaltet. Die Source des Transistors 26 ist mit einer Energiequelle verbunden, die in der Figur als V gezeigt ist, und dessen Gateanschluß ist mit Erde verbunden. Der Drainanschluß desThe source of each of the transistors 15A, 15B, 15C and 15D is connected to the drain of the next adjacent transistor as shown. Overall, they are electrically in series is connected between a reference potential, shown as ground, and the drain electrode of a P-channel transistor 26. The source of the transistor 26 is connected to a power source shown as V in the figure and its Gate connection is connected to earth. The drain of the

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Transistors 26 ist an die Ausgangsleitung 26 angeschlossen.Transistor 26 is connected to output line 26.

Der Drainanschluß eines Transistors 30 ist gleichermaßen an die Ausgangsleitung 24 angeschlossen und über eine Anordnung aus Transistorpaaren mit Erde verbunden, wobei die Transistorpaare die sechs Möglichkeiten widerspiegeln, in denen zwei Einsen an deren Eingangsgateanschlüssen auftreten können. Somit sind acht Transistoren paarweise zwischen ein Bezugspotential und den Sourceanschluß des Transistors geschaltet. Die Transistoren sind paarweise von Source nach Drain verbunden, um vier parallele Wege festzulegen, die in Wirklichkeit sechs Wege umfassen, und zwar aufgrund der Einfügung einer elektrischen Kurzschlußschaltung 31. Die Transistoren sind mit dem Logikwert, der ihren Gateanschlüssen zugeführt wird und jenen entspricht, die den Gateanschlüssen der Transistoren 15A, 15B, 15C und 15D entsprechen, bezeichnet. Die Paare entsprechen Logikeingaben 0-2, 1-3, 0-1, 2-3, wobei aufgrund der Einfügung der Kurzschlußschaltung 31 eine Erweiterung auf 0-3 und 2-1 erreicht worden ist. Die Drainanschlüsse der Transistoren dieser Paare sind über einen Transistor 33 mit dem Drainanschluß des Transistors 30 verbunden. Der Gateanschluß des Transistors 33 ist an einem Knoten 35 mit dem Drainanschluß des Transistors 15A verbunden.The drain of a transistor 30 is similarly connected to the output line 24 and via an arrangement of transistor pairs connected to ground, the transistor pairs reflecting the six possibilities in which two ones can appear at their input gate connections. Thus there are eight transistors in pairs between a reference potential and the source terminal of the transistor are connected. The transistors are paired from source to Drain connected to define four parallel paths that actually comprise six paths, due to the Insertion of an electrical short circuit 31. The Transistors have the logic value applied to their gate terminals and correspond to those that are applied to the gate terminals of transistors 15A, 15B, 15C and 15D, respectively. The pairs correspond to logic inputs 0-2, 1-3, 0-1, 2-3, an expansion to 0-3 and 2-1 has been achieved due to the insertion of the short circuit 31. The drain connections of the transistors in these pairs are connected to the drain terminal of the transistor 30 via a transistor 33. The gate terminal of the transistor 33 is connected at a node 35 to the drain terminal of the transistor 15A.

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Eine ähnliche Anordnung existiert am Ausgang entsprechend Bit 0, wie es in der Figur gezeigt ist. Die Ausgangsleitung 25 _r an der das Bit 0 auftritt, ist mit dem Drainanschluß eines Transistors 40 verbunden. Der Drainanschluß des Transistors 40 ist außerdem an die Drainanschlüsse von vier Transistoren angeschlossen, die in elektrischer Parallelschaltung mit Erde verbunden sind. Die vier Transistoren sind lediglich durch die Darstellungen 0_r 1, 2, 3 entsprechend der Logikeingabe bezeichnet. Ihre Gateanschlüsse sind mit den Eingängen der Transistoren 15A, 15B, 15C bzw. 15D verbunden. Die Drainanschlüsse der vier Transistoren sind über eine Serienschaltung aus Transistoren 41 und 42 mit dem Drainanschluß des Transistors 40 verbunden. Die Gateanschlüsse der Transistoren 41 und 42 sind an den Drainanschluß der Transistoren 33 buw. 15A angeschlossen.A similar arrangement exists at the output corresponding to bit 0, as shown in the figure. The output line 25 _r on which the bit 0 occurs is connected to the drain connection of a transistor 40. The drain of transistor 40 is also connected to the drains of four transistors which are connected in electrical parallel to ground. The four transistors are only designated by the representations 0 _r 1, 2, 3 corresponding to the logic input. Their gate connections are connected to the inputs of the transistors 15A, 15B, 15C and 15D, respectively. The drain connections of the four transistors are connected to the drain connection of the transistor 40 via a series connection of transistors 41 and 42. The gate connections of the transistors 41 and 42 are buw to the drain connection of the transistors 33. 15A connected.

Eine letzte Anordnung von acht Transistoren umfaßt eine Parallelanordnung von vier Wegen, die zwischen den Drainanschluß des Transistors 41 und Erde geschaltet sind. Die Transistoren sind wieder durch die ihnen zugeführten Logikeingaben bezeichnet, welche die Beziehung zu den Transistoren 15A, 15B, 15C und 15D zeigen.A final arrangement of eight transistors comprises a parallel arrangement of four paths leading between the drain terminals of transistor 41 and ground are connected. The transistors are back through the logic inputs fed to them denote which show the relationship with the transistors 15A, 15B, 15C and 15D.

Im praktischen Fall sind alle Transistoren N-Kanal-MOS-Vorrichtungen, mit Ausnahme der Transistoren 26, 30 und 40,In the practical case, all transistors are N-channel MOS devices, with the exception of transistors 26, 30 and 40,

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bei denen es sich um P-Kanal-MOS-Vorrichtungen handelt.which are P-channel MOS devices.

Im Betrieb wird ein Vier-Bit-Wort an die Gateanschlüsse der 30 Transistoren der Fig. 2 angelegt. Wenn in dem Wort vier Einsen auftreten, ist der Knoten 35 geerdet, da die Transistoren 15A, 15B, 15C und 15D leitend werden. Das Erden des Knotens 35 bewirkt, daß die Gateanschlüsse der Transistoren 33 und 4 2 geerdet werden. Folglich liegen Knoten 45 und 46 auf H (hohem Potential). Der Addierer, dem diese Signale zugeführt werden, interpretiert "hoch" (H) als eine 0 und "niedrig" (L) als eine 1. Dies führt zu 1-0-0 für Bits 2, 1 bzw. 0.In operation, a four-bit word is applied to the gate terminals of the 30 transistors of FIG. If in that Word four ones occur, node 35 is grounded since transistors 15A, 15B, 15C and 15D become conductive. That Grounding node 35 causes the gates of transistors 33 and 42 to be grounded. As a result, there are knots 45 and 46 at H (high potential). The adder to which these signals are fed interprets "high" (H) as a 0 and "low" (L) as a 1. This results in 1-0-0 for bits 2, 1 and 0, respectively.

Wenn die mit den Gateanschlüssen verbundenen Eingänge nur zwei Einsen in irgendeiner der zuvor erwähnten sechs Möglichkeiten enthalten, stellt die Parallelanordnung der Transistorpaare, die zwischen den Transistor und Erde geschaltet sind, über Transistor 33 einen Weg zu Erde her. Das Auftreten lediglich zweier Einsen stellt sicher, daß der Knoten 35 hoch liegt und die Transistoren 33 und 42 leiten. Das Auftreten der zwei Einsen stellt auch sicher, daß die Sourcen der Transistoren 33 und 41 geerdet sind. Folglich liegen die Knoten 35, 45 und 46 hoch, niedrig bzw. hoch, wobei die letzte Bedingung auf der Tatsache beruht, daß der Gateanschluß des Transistors 41 aufgrund der niedrigen Spannung am Knoten 35 geerdet ist. Die Ausgaben für die BitsIf the inputs connected to the gates are only two ones in any of the six ways mentioned above Contains the parallel arrangement of the transistor pairs connected between the transistor and ground are to find a way to earth via transistor 33. The occurrence of only two ones ensures that the Node 35 is high and transistors 33 and 42 conduct. The occurrence of the two ones also ensures that the Sources of transistors 33 and 41 are grounded. As a result, nodes 35, 45 and 46 are high, low and high, respectively. the last condition being based on the fact that the gate terminal of transistor 41 due to the low Voltage at node 35 is grounded. The expenses for the bits

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2, 1 bzw. O sind somit 0-1-0, und zwar aufgrund der Interpretation, die diesen Ausgaben vom Addierer gegeben wird.2, 1 and O are therefore 0-1-0, due to the Interpretation given to these outputs by the adder.

Wenn im angelegten Vier-Bit-Wort drei Einsen auftreten, sind die Sourceanschlüsse der Transistoren 33, 41 und 4 2 geerdet. Das Erden der Sourceanschlüsse der Transistoren 33 und 41 beruht auf dem Auftreten zweier Einsen bzw. einer Eins, wie es zuvor beschrieben worden ist. Der Sourceanschluß des Transistors 4 2 ist geerdet_;und zwar aufgrund des durch das Auftreten der drei Einsen in dem Wort definierten niederohmigen Weges durch die Anordnung aus acht Transistoren, die den Sourceanschluß erden, wie bereits beschrieben worden ist.If three ones occur in the applied four-bit word, the source terminals of transistors 33, 41 and 4 2 are grounded. The grounding of the sources of the transistors 33 and 41 is based on the occurrence of two ones and one one, respectively, as has been described above. The source of transistor 4 2 is grounded _; namely because of the low-resistance path defined by the occurrence of the three ones in the word through the arrangement of eight transistors which ground the source connection, as has already been described.

Das Auftreten der drei Einsen führt dazu, daß der Knoten 3 5 hoch liegt, wodurch die Transistoren 33 und 4 2 aktiviert werden. Die Sourceanschlüsse der Transistoren 33 und 4 2 sind jedoch geerdet. Folglich erscheint an den Drainanschlüssen der Transistoren 33 und 42 eine niedrige Spannung. Wie zuvor sind die resultierenden Ausgaben 0-1-1.The appearance of the three ones causes node 35 to be high, activating transistors 33 and 42 will. The source terminals of the transistors 33 and 4 2, however, are grounded. As a result, appears at the drains of transistors 33 and 42 have a low voltage. As before, the resulting outputs are 0-1-1.

Man sieht also, daß eine Anordnung von 30 Transistoren die Anzahl Einsen in einem dieser zugeführten Vier-Bit-Wort zählenIt can thus be seen that an arrangement of 30 transistors count the number of ones in a four-bit word supplied to them

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und eine für diese Zahl repräsentative Drei-Bit-Ausgabe auf den Addierer 12 der Fig. 1 geben kann. Zwei solche Anordnungen vermögen folglich zwei Vier-Bit-Wörter mit lediglich 60 Transistoren zu verarbeiten, so daß eine Einsparung von fast 200 Transistoren möglich wird, wie bereits erwähnt.and give a three-bit output representative of that number to adder 12 of FIG. Two of those Arrangements are therefore able to process two four-bit words with only 60 transistors, so that one Saving of almost 200 transistors becomes possible, as already mentioned.

Man kann eine Ausgangsleitung 47 für ein Leer- oder Füllbit 3 vorsehen, wenn dem Addierer 12 ein Vier-Bit-Wort zugeführt werden soll. In diesem Fall kann der Addierer 12 ein Vier-Bit-Addierer sein. Drei- oder Vier-Bit-Addierer sind bekannt und brauchen nicht weiter erläutert zu werden. Das TTL Data Book for Design Engineers der Texas Instrument, 1973, zeigt auf S. 390 eine Blockdarstellung einer Schaltung mit einem Prozessor und einem Addierer, wobei letzterer bei der Ausführungsform der Fig. 1 verwendbar ist.An output line 47 can be provided for an empty or fill bit 3 if a four-bit word is fed to the adder 12 shall be. In this case, the adder 12 can be a Be four-bit adder. Three- or four-bit adders are known and do not need to be explained further. That Texas Instrument's TTL Data Book for Design Engineers, 1973, shows a block diagram of a circuit on p. 390 with a processor and an adder, the latter being usable in the embodiment of FIG.

Falls der Addierer 12 ein Drei-Bit-Addierer ist, ist er so ausgelegt, daß er zusätzliche fünf Nullen erzeugt, so daß in Fig. 1 eine Acht-Bit-Ausgabe bereitgestellt wird. Falls die Vorverarbeitungsschaltung eine Null addiert, um zwei Vier-Bit-Wörter an den Addierer 12 zu liefern, ist der Addierer derart ausgelegt, daß er vier Nullen zu dieser Ausgabe addiert. Die Ausgabe des Addierers besteht somit in einem Wort, das die gleiche Anzahl Bits aufweist, wie das derIf adder 12 is a three-bit adder, it is designed to produce an additional five zeros, see above that in Fig. 1 an eight-bit output is provided. If the preprocessing circuit adds a zero, um To provide two four-bit words to adder 12, the adder is designed to add four zeros to it Output added. The output of the adder is thus a word that has the same number of bits as that of the

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Vorverarbeitungsschaltung 11 in Abschnitten zugeführte Wort.Preprocessing circuit 11 supplied in sections Word.

Der Speicher 13 ist herkömmlicherweise so beschaffen, daß er Acht-Bit-Wörter zur Speicherung in herkömmlicher Weise annimmt.The memory 13 is conventionally designed in such a way that that it accepts eight-bit words for storage in a conventional manner.

Allgemein kann also eine Einsenzähloperation an einem x-Bit-Wort durchgeführt werden, indem das Wort in mehreren Segmenten aus y< χ und _x-_v Bits auf mehrere Verknüpfungslogikschaltungen gegeben wird, die dazu ausgelegt sind, Wörter mit kleinerer Bitzahl anzunehmen, und indem die Ausgaben dieser Logikschaltungen auf einen Addierer gegeben werden, der Nullen addiert, um Ausgangswörter gewünschter Länge zu erzeugen.In general, a one-count operation can be carried out on an x-bit word by applying the word in several segments of y <χ and _x - _v bits to several combination logic circuits that are designed to accept words with a smaller number of bits, and by adding the Outputs of these logic circuits are fed to an adder which adds zeros to produce output words of the desired length.

Obwohl das Erläuterungsbeispiel im Zusammenhang mit zwei Abschnitten mit gleicher Bitzahl beschrieben worden ist, können mehr als zwei Abschnitte verwendet werden und können die Zahlen in den Abschnitten unterschiedlich sein. In solchen Fällen können die Schaltungen 16A und 16B der Vorverarbeitungsschaltung 11 so ausgelegt sein, daß sie ihre Ausgaben mit einer unterschiedlichen Anzahl Nullen ergänzen, um Wörter gleicher Bitzahlen auf den Addierer 12 zu liefern.Although the explanatory example has been described in connection with two sections with the same number of bits, More than two sections can be used and the numbers in the sections can be different. In such In cases, the circuits 16A and 16B of the preprocessing circuit 11 can be designed to have their outputs supplement with a different number of zeros in order to supply words to the adder 12 with the same number of bits.

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Schaltungsanordnungen der erläuterten Art sind am praktischsten in Systemanordnungen, die bereits arithmetische Logikeinheiten enthalten, die für andere Operationsarten verwendbar sind. In einem solchen Fall kann der Addierer ein Teil einer solchen Einheit sein. Tatsächlich kann die Einheit so beschaffen sein, daß sie beispielsweise die Additionsfunktion der Vorverarbeitungsschaltung selbst durchführt. In einem System, das irgendeine Anzahl Operationen durchführt, von denen das Einsenzählen eine Operation ist, sind Transistoren 50, 51 und 52 in Fig. 2 vorgesehen (alternativ zu den gezeigten Erdverbindungen), zur Auswahl der Einsenzähloperation unter der Steuerung der Steuerschaltung 14 in Fig. 1. Die Transistoren und deren Verbindungen sind gestrichelt gezeigt, um.einen alternativen Entwurf anzudeuten. Ist in einem System ein getrennter Addierer vorgesehen, erfordert dieser typischerweise etwa 30 Transistoren pro Bit. Für ein Drei-Bit-System ist immer noch eine Einsparung von über 100 Transistoren erreicht.Circuit arrangements of the type discussed are most practical in system arrangements that are already arithmetic Contain logic units that can be used for other types of operations. In such a case, the Adder can be part of such a unit. Indeed, the unit can be such that, for example performs the addition function of the preprocessing circuit itself. In a system that has any number Performs operations of which count-in is an operation, transistors 50, 51 and 52 are provided in FIG (as an alternative to the earth connections shown), to select the one-count operation under the control of the Control circuit 14 in Fig. 1. The transistors and their connections are shown in phantom to provide an alternative To indicate draft. If a separate adder is provided in a system, this typically requires about 30 transistors per bit. A saving of over 100 transistors is still achieved for a three-bit system.

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Claims

BLUMBACH WESER BERGEN KRAMER PATENTANWÄLTE IN MUNICH AND WIESBADEN Patentconsult Radeckestraße 43 8000 Munich 60 Telephone (089) 8836C3 / 8S3604 Telex 05-212313 Telegrams Patentconsult Patentconsult Sonnenbetger Straße 43 6200 Wiesbaden Telephone (06121) 56362-1983 / .ex1 04ex1 ' Telegrams Pa: enlcons'jlt Western Electric Company, Incorporated Krambeck 15 New York, NY 10038, USA Combination logic circuit

1. Circuit for counting the number of binary ones in an x-bit digital word, where χ is the number of bits in the word, with multiple gates to perform of logic functions to determine the number of ones in the word,

characterized by a circuit arrangement (15A-15H) for dividing the word into a first and a second section, a first counter (16A) for generation a first digital output signal indicative of the number of ones in the first section, a second Counter (16B) for generating a second digital output signal which is the number of ones in the second section and an adder (12) for adding the first and second digital output signals

809840/07 ^ 9

Munich: R. Kramer Dipl.-Ing. - W. Weser Dipl.-Phys. Dr. rer. nat. · P. Hirsch Dipl.-Ing. · H. P. Brehm Dipl.-Chem. Dr. phil. nat. Wiesbaden: P. G. Blumbach Dipl.-Ing. - F. Bergen Dipl.-Ing. Dr. jur. . G. Zwirner Dipl.-Ing. Dipl.-W.-Ing.

2. Circuit arrangement according to claim 1, characterized in that each of the counter circuits comprises means for adding a zero to its output signal.

3. Circuit arrangement according to claim 2, characterized in that the adder zeros in such a way can add to its output that an x-bit output is generated.

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