DE2806924C3

DE2806924C3 - Procedure for moving the pulses forward or back in a pulse train

Info

Publication number: DE2806924C3
Application number: DE19782806924
Authority: DE
Inventors: Adolf 8000 Muenchen Haass
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-02-17
Filing date: 1978-02-17
Publication date: 1980-08-14
Also published as: DE2806924A1; DE2806924B2

Description

Die Erfindung bezieht sich auf ein Verfahren zur Vorverlegung bzw. Rückverlegung der Impulse einer Impulsfolge relativ zu einer Referenzimpulsfolge, wonach ein Diskriminatorsignal ein Nacheilen bzw. Voreilen der Impulse der Impulsfolge signalisiert und wonach die Impulsfolge durch Frequenzteilung aus einer Folge von Taktimpulsen erzeugt wird und durch Änderung des Teilungsverhältnisses eine Vorverlegung bzw. Rückverlegung der Impulse erzielt wird.The invention relates to a method for advancing or relocating the pulses of a Pulse train relative to a reference pulse train, according to which a discriminator signal is lagging or lagging. Leading the pulses of the pulse train signals and after which the pulse train is made by frequency division a sequence of clock pulses is generated and a shift forward by changing the division ratio or relocation of the pulses is achieved.

Die CH-PS 5 37 670 bezieht sich auf eine digitale Schaltungsanordnung zur Erzeugung eines Ausgangstaktsignals mit einer gegebenen mittleren Wiederholungsfrequenz, dessen Phase der Phasenvariation eines Eingangstaktsignals folgt. Dabei hat das Eingangstaktsignal dieselbe mittlere Wiederholungsfrequenz wie das Ausgangotaktsignal. Gemäß dieser CH-PS wird mit einem Taktgenerator ein lokales Taktsignal erzeugt, dessen Wiederholungsfrequenz gleich einem gegebenen Vielfachen der mittleren Wiederholungsfrequenz des Ausgangstaktsignals ist. Mit Hilfe eines Binärzählers wird durch Teilung der Frequenz des lokalen Taktsignals ein weiteres Taktsignal erzeugt. In einem Phasenvergleicher werden die Phasen des Ausgangstaktsignals und des Eingangstaktsignals miteinander verglichen und es wird ein Diskriminatorsignal erzeugt, welches ein Nacheilen bzw. ein Voreilen der Impulse des Ausgangstaktsignals signalisiert. Mit Hilfe des weiteren Taktsignals und in Abhängigkeit vom Diskriminatorsignal werden gelegentlich Impulse unterdrückt und auf diese Weise wird die Phase des Ausgangstaktsignals in quantisierten Schritten verändert.CH-PS 5 37 670 relates to a digital circuit arrangement for generating an output clock signal with a given mean repetition frequency, the phase of which is the phase variation of a Input clock signal follows. The input clock signal has the same average repetition frequency as that Output clock signal. According to this CH-PS, a local clock signal is generated with a clock generator, whose repetition frequency is equal to a given multiple of the mean repetition frequency of the Output clock signal is. With the help of a binary counter, the frequency of the local clock signal is divided by dividing another clock signal is generated. In a phase comparator, the phases of the output clock signal and the input clock signal are compared with each other and a discriminator signal is generated, which signals a lag or lead of the pulses of the output clock signal. With the help of the further Clock signal and, depending on the discriminator signal, pulses are occasionally suppressed and activated this changes the phase of the output clock signal in quantized steps.

Mit Hilfe der in der CH-PS beschriebenen bekannten Schaltungsanordnung wird durch Ein- und Ausblenden von Impulsen eine Änderung des Teilungsverhältnisses und damit eine Vorverlegung bzw. Rückverlegung von Impulsen erreicht. Diese bekannte Schaltungsanordnung hat bei relativ niedriger Impulsfolgefrequenz des lokalen Taktsignals und des weiteren Taktsignals den Nachteil, daß wegen der Ein- bzw. Ausblendung der Impulse große Synchronisierschritte entstehen. Falls die Impulsfolgefrequenzen des lokalen Taktsignals und des weiteren Taktsignals relativ hoch gewählt werden, dann hat diese bekannte Schaltungsanordnung den Nachteil, daß ein größerer technischer Aufwand zur Erzeugung dieses lokalen Taktsignals und des weiteren Taktsignals erforderlich ist.With the help of the known circuit arrangement described in the CH-PS, fading in and out of pulses a change in the division ratio and thus a forward or backward shift of Impulses reached. This known circuit arrangement has at a relatively low pulse repetition frequency of the local clock signal and the further clock signal the disadvantage that because of the fading in and out of the Pulses of large synchronization steps arise. If the pulse repetition rates of the local clock signal and the further clock signal are chosen to be relatively high, then this known circuit arrangement has the disadvantage that a greater technical effort to generate this local clock signal and the further clock signal is required.

Der Erfindung liegt die Aufgabe zugrunde ein Verfahren anzugeben, nach dem bei vorgegebener Taktfrequenz relativ kleine Synchronisierschritte möglich sind, ohne daß mehrere Taktsignale relativ hoher Impulsfolgefrequenz erzeugt werden müßten.The invention is based on the object of specifying a method according to which at a given Clock frequency relatively small synchronization steps are possible without several relatively higher clock signals Pulse repetition frequency would have to be generated.

Die der Erfindung zugrunde liegende Aufgabe wird dadurch gelöst, daß die Taktimpulse einem aus mehreren Stufen bestehenden Schieberegister als Schiebeimpulse zugeführt werden, daß durch Rückkopplung mindestens einer der Stufen an den Eingang des Schieberegisters die Impulse der Impulsfolge erzeugt werden, die aus mehreren, je eine Taktperiode andauernden Impulsanteilen bestehen, daß in Abhängigkeit von den Binärwerten an den Ausgängen mehrerer Schieberegisterstufen ein erstes bzw. zweites ZeitsignalThe object underlying the invention is achieved in that the clock pulses from a multiple stages of existing shift registers are fed as shift pulses that by feedback at least one of the stages at the input of the shift register the pulses of the pulse train are generated, which consist of several, each one clock period lasting pulse components that as a function a first or second time signal from the binary values at the outputs of several shift register stages

erzeugt wird, welches die zeitliche Lage des ersten bzw. letzten Impulsanteiles signalisiert, daß das Nacheilen bzw. Voreilen durch je ein Nacheil-Diskriminatorsignal bzw. Voreil-Diskriminatorsignal signalisiert wird und daß bei Koinzidenz des ersten Zeitsignals und des ersten Nacheil-Diskriminatorsignals bzw. bei Koinzidenz des zweiten Zeitsignals und des Voreil-Diskriminatorsignals der ersten bzw. letzte Impulsanteil geändert wird.is generated, which signals the temporal position of the first or last pulse component that the lag or lead is signaled by a lag discriminator signal or lead discriminator signal and that with coincidence of the first time signal and the first lag discriminator signal or with coincidence of the second time signal and the lead discriminator signal, the first and last pulse component is changed.

Das erfindungsgemäße Verfahren zeichnet sich bei gegebener Taktfrequenz durch kleine Synchronisierschritte aus, weil durch die vorgenommenen Änderungen jeweils nur Impulsanteile der einzelnen Impulse getroffen werden.The method according to the invention is characterized by small synchronization steps at a given clock frequency because the changes made only impulse components of the individual impulses to be hit.

Um eine Synchronisierung der Impulsfolge und der Referenzimpulsfolge bei verschiedenen Impulsfolgefrequenzen durchzuführen, ist es zweckmäßig, daß die Rückkopplung der Schieberegisterstufen an den Eingang des Schieberegisters derart umschaltbar ist, daß fallweise zeitlich nacheinander mehrere Impulsfolgen verschiedener Impulsfolgefrequenz erzeugt werden und daß pro Impulsfolgefrequenz die Impulsfolge und der Referenzimpulsfolge je ein erstes bzw. zweites Zeitsignal erzeugt wird.To synchronize the pulse train and the reference pulse train at different pulse train frequencies perform, it is useful that the feedback of the shift register stages to the input of the shift register can be switched over in such a way that, in some cases, several pulse sequences one after the other different pulse repetition frequency are generated and that per pulse repetition frequency the pulse train and the Reference pulse sequence each a first or second time signal is generated.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der F i g. 1 bis 8 beschrieben, wobei in mehreren Figuren darstellte gleiche Gegenstände mit gleichen Bezugszeichen gekennzeichnet sind.In the following, exemplary embodiments of the invention are described with reference to FIGS. 1 to 8, whereby in The same objects represented in several figures are identified by the same reference numerals.

Es zeigtIt shows

F i g. 1 ein Blockschaltbild einer Schaltungsanordnung zur Synchronisierung zweier Impulsfolgen, joF i g. 1 is a block diagram of a circuit arrangement for synchronizing two pulse trains, jo

Fig.2 ein Ausführungsbeispiel einer Synchronisierschaltung, bei der ein Frequenzteiler mit einem Teilungsverhältnis von 3 :1 verwendet wird,2 shows an embodiment of a synchronization circuit, where a frequency divider with a division ratio of 3: 1 is used,

Fig.3 Signale, die bei der in Fig.2 dargestellten Synchronisierschaltung auftreten, πFig.3 signals used in the case of the one shown in Fig.2 Synchronizing circuit occur, π

F i g. 4 eine Synchronisierschaltung zur Synchronisierung zweier Impulsfolgen, bei der ein Frequenzteiler mit einem Teilungsverhältnis von 4 :1 verwendet wird,F i g. 4 a synchronization circuit for synchronizing two pulse trains, in which a frequency divider with a division ratio of 4: 1 is used,

F i g. 5 einige Signale, die bei der in F i g. 4 dargestellten Synchronisierschaltung auftreten,F i g. 5 some signals that occur in the case of the in FIG. 4 synchronizing circuit shown occur,

F i g. 6 ein Ausführungsbeispiel einer Synchronisierschaltung zur Synchronisierung zweier Impulsfolgen unter Verwendung eines Frequenzteilers, der mit einem Teilungsverhältnis von 5 :1 arbeitet,F i g. 6 shows an embodiment of a synchronization circuit for synchronizing two pulse trains using a frequency divider that works with a division ratio of 5: 1,

Fig.7 einige Signale, die bei der in Fig.6 dargestellten Synchronisierschaltung auftreten,Fig. 7 some signals that in Fig. 6 synchronizing circuit shown occur,

F i g. 8 eine Synchronisierschaltung, die auf mehrere Impulsfolgefrequenzen umschaltbar ist.F i g. 8 a synchronization circuit which can be switched to several pulse repetition frequencies.

F i g. 1 zeigt den Phasendiskriminator DIS, der in Abhängigkeit von der Phasendifferenz der Referenzimpulsfolge E und der Impulsfolge e die Diskriminatorsignale gi und g2 erzeugt. Dabei signalisiert das Diskriminatorsignal g 1 ein Nacheilen und das Diskriminatorsignal g2 ein Voreilen der Impulsfolge e. Der Taktgeber TC erzeugt die Taktimpulse Γ zur Taktung 3-, des Schieberegisters SR und der Steuerstufe SS. Mindestens ein Ausgang des Schieberegisters SR ist an den Zuordner ZU angeschlossen, der mit Hilfe des Schieberegisters SR und mit Hilfe der Steuerstufe 55 die Impulsfolge e erzeugt, ö\r. »inerseits dem Diskriminator D/5 und andereisciis dem Schieberegister SR eingangs zugeführt wird. Diese Synchronisier-Schaltungsanordnung bezweckt die Vorverlegung bzw. Rückverlegung der Impulse der Impulsfolge e relativ zu den Impulsen der Referenzimpulsfolge £ Die Impulsfolge e wird durch Frequenzteilung mit Hilfe der Taktimpulse Γ erzeugt. D".bei wird der Frequenzteiler TL durch das Schieberegister SR und durch den Zuordner ZU gebildet. Durch Änderung des Teilungsverhältnisses wird eine Vorverlegung bzw. Rückverlegung der Impulse der Impulsfolge e erzielt Mit Hilfe der Steuerstufe SS wird in Abhängigkeit von den Diskriminatcrsignalen g\, g2 und in Abhängigkeit von Signalen des Schieberegisters SR genau jener Zeitpunkt festgelegt, zu dem Impulsanteile der Impulsfolge e geändert werden.F i g. 1 shows the phase discriminator DIS, which generates the discriminator signals gi and g2 as a function of the phase difference between the reference pulse train E and the pulse train e. The discriminator signal g 1 signals a lag and the discriminator signal g2 a lead of the pulse train e. The clock generator TC generates the clock pulses Γ for clocking 3-, the shift register SR and the control stage SS. At least one output of the shift register SR is connected to the allocator ZU , which generates the pulse train e with the aid of the shift register SR and with the aid of the control stage 55, ö \ r. On the one hand, the discriminator D / 5 and other discs are fed to the shift register SR at the beginning. The purpose of this synchronization circuit arrangement is to move the pulses of the pulse train e forward or backward relative to the pulses of the reference pulse train £. The pulse train e is generated by frequency division with the aid of the clock pulses Γ. D ".if the frequency divider TL is formed by the shift register SR and through the allocator TO. An advancing or relocation of the pulses is, by changing the division ratio of the pulse train e is obtained by means of the control stage SS in response to the Diskriminatcrsignalen g \, g2 and as a function of signals from the shift register SR precisely that point in time is determined at which the pulse components of the pulse train e are changed.

F i g. 2 zeigt Details der in F i g. 1 dargestellten Schaltungsanordnung, wobei ein Teilungsverhältnis von 3 :1 zugrundegelegt wird.F i g. 2 shows details of the in FIG. 1 shown circuit arrangement, with a division ratio of 3: 1 is taken as a basis.

Das Schieberegister SR besteht aus den Stufen 571, ST2, ST3. Den Eingängen b\, b2, b3 werden die Taktimpulse T als Schiebeimpulse zugeführt Der in F i g. 1 dargestellte Zuordner ZU besteht im Fall der Fig.2 aus den Gattern NOR2, NOR5 und jenen Leitungen, die eine Rückkopplung an den Eingang a I herstellen. Insbesondere sind also die Ausgänge d 1 und d2 an Eingänge des Gatters NOR 5 angeschlossen und über den Ausgang des Gatters NORS und über das Gatter NOR 2 wird die Rückkopplung an den Eingang a 1 erzielt. Das Schieberegister SR und der erwähnte Zuordner bilden insgesamt den Teiler TL 3.The shift register SR consists of the stages 571, ST2, ST3. The clock pulses T are fed to the inputs b \, b2, b3 as shift pulses. Allocator illustrated TO 1, in the case of Figure 2 from the gates NOR2, NOR5 and those lines, providing a feedback to the input of a I. In particular, the outputs d 1 and d2 are therefore connected to inputs of the gate NOR 5 and the feedback to the input a 1 is achieved via the output of the gate NORS and via the gate NOR 2. The shift register SR and the mentioned allocator together form the divider TL 3.

Die Steuerstufe 553 wird gebildet aus den Gattern OR 3, OR 4, aus den Gattern NOR 3, NOR 4, aus den Kippstufen KSl, KS2 und aus den entsprechenden Verbindungsleitungen. Die Gatter NOR geben nur dann 1-Signale ab, wenn an allen ihren Eingängen O-Signale anliegen. Die Gatter OR 3 und OR 4 geben nur dann O-Signale ab, wenn an allen ihren Eingängen O-Signale anliegen. Die Kippstufen KSi bzw. KS 2 haben außer Takteingängen die Eingänge J \. Ki bzw. J 2, K 2 und die Ausgänge Ql bzw. Q2. Die Tabelle 1 zeigt die Wirkungsweise dieser Kippstufen. Dabei beziehen sich die Indizes η und n+1 auf eine vorhergehende Taktperiode η und die darauffolgende Taktperiode n+1. Mit /1=0 und Ki=O wird während der Taktperiode /? + 1 das gleiche Signal über den Ausgang Q1 abgegeben wie während der vorhergehenden Taktperiode n. Mit 71 = 1 und K 1 = 1 wird dagegen während der Taktpeiiode n+1 über den Ausgang Qi ein — im Vergleich zur vorhergehenden Taktperiode — invertiertes Signal abgegeben.The control stage 553 is formed from the gates OR 3, OR 4, from the gates NOR 3, NOR 4, from the flip-flops KS1, KS2 and from the corresponding connecting lines. The NOR gates only emit 1 signals when 0 signals are present at all of their inputs. The gates OR 3 and OR 4 only emit 0 signals when 0 signals are present at all of their inputs. In addition to clock inputs, the flip-flops KSi and KS 2 also have inputs J \. Ki or J 2, K 2 and the outputs Ql and Q2. Table 1 shows how these flip-flops work. The indices η and n + 1 relate to a previous clock period η and the following clock period n + 1. With / 1 = 0 and Ki = O , during the clock period /? + 1 the same signal is emitted via the output Q 1 as during the previous clock period n. With 71 = 1 and K 1 = 1, however, an inverted signal is emitted during the clock period n + 1 via the output Qi compared to the previous clock period .

Tabelle 1Table 1 KnKn Qn + 1 Qn + 1 JnJn 00 QnQn 00 11 00 00 00 11 II. 11 QnQn 11

Fig. 3 zeigt einige Signale, die im Bereich der in Fig. 2 dargestellten Schaltungsanordnung auftreten. Oben sind die Taktimpulse ^dargestellt. Während der positiven Impulsflanken werden die Informationen von einer Stufe in die nächste Stufe weitergeschoben. Es wird davon ausgegangen, daß die Impulsfolge e3 erzeugt werden soll, die unter Bezugnahme auf das Taktsignal Fdurch eine Frequenzteilung im Verhältnis 3 : 1 entsteht. Die Bezugszeichen für die Impulsfolgen el, dt, c2, d2, c3, d3 gleichen jenen Bezugszeichen, mit denen die Eingänge und Ausgänge bezeichnet sind, an denen die entsprechenden Impulsfolgen anliegen.FIG. 3 shows some signals which occur in the area of the circuit arrangement shown in FIG. The clock pulses ^ are shown above. During the positive pulse edges, the information is shifted from one level to the next. It is assumed that the pulse sequence e3 is to be generated which, with reference to the clock signal F, is produced by frequency division in the ratio 3: 1. The reference symbols for the pulse trains el, dt, c2, d2, c3, d3 are the same as those reference symbols with which the inputs and outputs are designated, at which the corresponding pulse trains are present.

Die Impulsfolgen el, c2, c3 gleichen somit alle der Impulsfolge e3 und unterscheiden sich nur durch eine zeitliche Versetzung, die gleich jeweils einer Taktperiode des Taktsignals Tist.The pulse sequences el, c2, c3 are thus all the same Pulse sequence e3 and differ only in a time offset, each equal to one clock period of the clock signal Tist.

Die jeweih in den einzelnen Stufen STl, ST2, ST3 gespeichertet Binärwerte sind auch aus Tabelle 2 ersichtlich. In der Kolonne e3 sind wieder die Binärwerte der Impulsfolge e3 eingetragen. Gegenüber diesen Binärwerten sind die Binärwerte in den Kolonnen c\, c2 und c3 um jeweils eine Taktperiode versetzt. Der in F i g. 2 dargestellte Zuordner, bestehend aus den beiden Gattern NOR 2 und NOR 5 hat also die Aufgabe, den einzelnen Binärkombinationen c 1, c2, c3 die richtigen Binärwerte der Impulsfolge e3 zuzuordnen. Beispielsweise muß der Zuordner dem Worl c i, c2, c 3 = 011 den Binärwert e 3 = 1 zugeordnen.The binary values stored in each of the individual stages ST1, ST2, ST3 can also be seen from Table 2. The binary values of the pulse train e3 are again entered in column e3. Compared to these binary values, the binary values in columns c \, c2 and c3 are each offset by one clock period. The in F i g. The assigner shown in FIG. 2, consisting of the two gates NOR 2 and NOR 5, has the task of assigning the correct binary values of the pulse train e3 to the individual binary combinations c 1, c2, c3. For example, the assigner must assign the binary value e 3 = 1 to the word c i, c2, c 3 = 011.

Die Tabelle 3 zeigt, daß es einige weitere Kombinationen der Binärwerte el, c2, c3 gibt, die gemäß Tabelle 2 nicht benötigt werden. Es muß also dafür gesorgt werden, daß bei Auftreten derartiger, nicht benötigter Kombinationen ein Binärwert der Impulsfolge e 3 erzeugt wird, der eine brauchbare Kombination der Binärwerte c 1, c2, c3 zur Folge hat. Beispielsweise wird mit c 1, c2, c3 = 000 mit Hilfe des Zuordners der Binärwert e3=l erzielt und da auch den Kombinationen 001 und 010 jeweils die Binärwerte e3=l zugeordnet sind, ergeben sich zwangsläufig die Kombinationen 011 bzw. 101 bzw. 110, die alle bei der Erzeugung der in Tabelle 2 aufgelisteten Binärwerte des Signals e 3 benötigt werden.Table 3 shows that there are some further combinations of the binary values el, c2, c3 which, according to Table 2, are not required. Care must therefore be taken that when such combinations occur, which are not required, a binary value of the pulse sequence e 3 is generated, which results in a usable combination of the binary values c 1, c2, c3. For example, with c 1, c2, c3 = 000, the binary value e3 = 1 is achieved with the help of the allocator, and since the binary values e3 = 1 are also assigned to the combinations 001 and 010, the combinations 011 or 101 or 110 are inevitably obtained , all of which are required to generate the binary values of signal e 3 listed in Table 2.

Table 2

rlrl elel c3c3 elel 00 11 11 11 11 00 11 11 11 11 00 00 00 11 11 11 11 00 11 11 11 11 00 00 00 11 11 11 11 00 11 11

Table 3

elel aa c3c3 eiegg 00 00 00 11 00 00 11 11 00 11 00 11 00 11 11 11 00 00 11 11 00 11 11 11 00 11 11 11 11

Die Steuerstufe SS 3 wird einerseits mit Signalen gesteuert, die über die Ausgänge der Stufen des Schieberegisters SÄ zugeführt werden. Auf diese Weise ergeben sich an den Ausgängen der Gatter OR 3, OR 4 die in F i g. 3 mit gleichen Bezugszeichen eingezeichneten Signale. Der Diskriminator DIS signalisiert mit #1 eine nacheilende Impulsfolge e3 und mit dem Signale g2 eine voreilende Impulsfolge e3. Wenn beide Signale #1 und g2 jeweils 0-Werte annehmen, dann werden über die Ausgänge der Kippstufen KS \ und KS 2 jeweils 1-Signale abgegeben, die zur Folge haben, daß über die Ausgänge der Gatter NOR 3 und NORA jeweils 0-Signale an das Gatter NOR 2 abgegeben werden. Unter dieser Voraussetzung wird somit die Arbeitsweise des Teilers TL 3 nicht geändert und es wird die Impulsfolge e3 erzeugt. Dabei werden aberThe control stage SS 3 is controlled on the one hand with signals which are supplied via the outputs of the stages of the shift register SÄ. This results in the outputs of the gates OR 3, OR 4 in FIG. 3 signals drawn in with the same reference numerals. The discriminator DIS signals a trailing pulse train e3 with # 1 and a leading pulse train e3 with the signal g2. If both signals # 1 and g2 each assume 0 values, then 1 signals are emitted via the outputs of the flip-flops KS 1 and KS 2, which result in 0 signals being sent via the outputs of the gates NOR 3 and NORA are output to the gate NOR 2. Under this condition, the mode of operation of the divider TL 3 is not changed and the pulse train e3 is generated. But there will be

ίο über die Ausgänge der Gatter OR 3 bzw. OR 4 laufend Signale abgegeben, die durch ihre O-Werte jene Impulsanteile des Signals E3 kennzeichnen, die eventuell bei nacheilenden oder voreilenden Impulsen e3 geändert werden müssen. Solange aber die Signale g\ und g2 beide jeweils 0-Werte annehmen, sind die Ausgangssignale der Gatter OR 3 und ΟΛ4 nicht wirksam und der Teiler TL 3 wird, wie erwähnt, derart betrieben, daß die Impulsfolge e 3 erzeugt wird.ίο continuously emitted signals via the outputs of the gate OR 3 or OR 4 , which, through their O values, identify those pulse components of the signal E3 that may have to be changed in the case of lagging or leading pulses e3. But as long as the signals g \ and g2 respectively both 0's assume that the outputs of the gate OR 3 and ΟΛ4 are not effective, and the divider TL 3 is, as mentioned, operated such that the pulse train e is generated. 3

Bei Auftreten eines der Signale #1 = 1 oder #2 = 1 werden jedoch Änderungen der Impulsfolge e3 bewirkt. Ab dem Zeitpunkt Π bis zum Zeitpunkt i2 ergibt sich ein 0-Wert des Signals NOR 3, so daß auch am Eingang /1 der Kippstufe KS1 ein 0-Signal anliegt. Wenn nun zum Zeitpunkt 12 mit der positiven Flanke des Signals Γ und dem Signal #1 = 1 am Ausgang der Kippstufe KSi ein 0-Signal entsteht und wenn nach dem Zeitpunkt 12 auch das Signal OR 3 einen 0-Wert hat, dann ergibt sich ab dem Zeitpunkt f2 bis zum Zeitpunkt f3 das Signal NOR3 = \. Dieses SignalWhen one of the signals # 1 = 1 or # 2 = 1 occurs, however, changes in the pulse train e3 are brought about. From the point in time Π to the point in time i2, the signal NOR 3 has a 0 value, so that a 0 signal is also present at the input / 1 of the flip-flop KS 1. If now at time 12 with the positive edge of the signal Γ and the signal # 1 = 1 at the output of the flip-flop KSi a 0 signal occurs and if after the time 12 the signal OR 3 also has a 0 value, then the result is from the signal NOR3 = \ from the point in time f2 to the point in time f3. This signal

bewirkt am Ausgang des Gatters OÄ2 ein 0-Signal ohne Rücksicht darauf, welcher Binärwert vom Ausgang des Gatters NOR 5 zugeführt wird. Auf diese Weise ergibt sich im Signal e3/l ein 0-Wert ab dem Zeitpunkt t2 bis zum Zeitpunkt r3. Der Teiler 7X3causes a 0 signal at the output of gate OÄ2 regardless of which binary value is supplied from the output of gate NOR 5. In this way, a 0 value results in signal e3 / l from time t2 to time r3. The divider 7X3

setzt seine Teilung fort, so daß in weiterer Folge die Impulse der Impulsfolge e3/l früher auftreten wie die entsprechenden Impulse der Impulsfolge e3. Insbesondere ist die zum Zeitpunkt f3 auftretende positive Impulsflanke der Impulsfolge e3/l um eine Taktperiode vorverlegt im Vergleich zur positiven Impulsflanke der Impulsfolge e3 zur Zeit tA. Wenn also das Diskriminatorsignal # 1 ein Nacheilen der Impulse der Impulsfolge e 3 signalisiert, dann wird der Binärwert des zweiten Impulsanteils e 32 geändert, der zum Zeitpunktcontinues its division so that the pulses of the pulse train e3 / l occur earlier than the corresponding pulses of the pulse train e3. In particular, the positive pulse edge of the pulse train e3 / l occurring at the time f3 is brought forward by one clock period compared to the positive pulse edge of the pulse train e3 at the time tA. So if the discriminator signal # 1 signals a lag of the pulses of the pulse train e 3, then the binary value of the second pulse portion e 32 is changed, which is at the point in time

i2 beginnt und zum Zeitpunkt f3 endet Dieser zweite Impulsanteil ist im vorliegenden Fall der letzte Impulsanteil des Impulses des Signals e3, der zum Zeitpunkt f 1 beginnt und zum Zeitpunkt f 3 endeti2 begins and this second ends at time f3 In the present case, the pulse component is the last pulse component of the pulse of the signal e3, which is used for Time f 1 begins and ends at time f 3

Anders liegen die Verhältnisse, wenn mit dem SignalThe situation is different if with the signal

so #2=1 eine voreilende Impulsfolge e3 signalisiert wird In diesem Fall entsteht das Signal NORA= 1 und es wird der Signalanteil e31 der Impulsfolge e3 unterdrückt, se daß sich das Signal e3/2 ergibt Die zur Zeit f5 auftretende positive Impulsflanke des Signals e3/2 erscheint also später als die entsprechende positive Impulsflanke des Signals e3 zum Zeitpunkt f 4. Wenr das Diskriminatorsignal # 2 = 1 ein Voreilen der Impuls« der Impulsfolge e3 signalisiert, dann wird also dei Binärwert des ersten Impulsanteils e31 geändert unc auf diese Weise wird ein Voreilen der Impulsfolge el korrigiert Die durch die Synchronisiereingriffe erzeug ten Signale e3/l bzw. e3/2 bewirken auch entspre chend voreilende bzw. nacheilende Signale el, d\, c2 d2,c3,c3,NOR5, OR3, ORA,. so # 2 = 1 a leading pulse train e3 is signaled. In this case, the signal NORA = 1 and the signal component e31 of the pulse train e3 is suppressed, so that the signal e3 / 2 results. The positive pulse edge of the signal e3 occurring at time f5 / 2 appears later than the corresponding positive pulse edge of the signal e3 at the time f 4. If the discriminator signal # 2 = 1 signals a lead of the pulse of the pulse train e3, then the binary value of the first pulse component e31 is changed and is in this way a leading of the pulse train el corrected The th signals e3 / l and e3 / 2 generated by the synchronizing interventions also cause leading or lagging signals el, d \, c2, d2, c3, c3, NOR5, OR3, ORA ,.

F i g. 4 zeigt eine Synchronisierschaltungsanordnung bei der ein Frequenzteiler mit einem Teilungsverhältni: von 4 :1 vorausgesetzt wird. In diesem Fall wird de Zuordner aus dem Gatter NOR 2 und aus jeneiF i g. 4 shows a synchronization circuit arrangement in which a frequency divider with a division ratio of 4: 1 is assumed. In this case, the assigner is made from gate NOR 2 and from jenei

Zuleitungen gebildet, welche die Verbindung des Ausgangs c2 mit dem Eingang a\ herstellen. Fig.5 zeigt die entsprechenden Signale. Es wird also von einer Impulsfolge e 4 ausgegangen, die durch Frequenzteilung im Verhältnis 4 :1 erzeugt wird. Unter dieser Voraussetzung ergeben sich die in F i g. 5 dargestellten Signale c 1, d\, c2, dl, c3, d3. Tabelle 4 zeigt die durch den Zuordner bewirkte Zuordnung der Binärworte el, c2, c3 zu den Binärwerten der Impulsfolge e4. Wie die Tabelle 5 zeigt, werden nicht alle Kombinationen der Worte el, c2, c3 verwendet. Auch in diesem Fall werden allen nicht verwendeten Kombinationen Binärwerte der Impulsfolge e4 zugeordnet, die auf eine in Tabelle 4 angeschriebene Kombination der Signale c 1, c 2, c3 hinzielen. Beispielsweise wird gemäß Tabelle 5 bei einer Kombination el, c2, c3 = 000 der Binärwert e4= 1 erzeugt, der die Kombination 001 zur Folge hat, die gemäß Tabelle 4 im Zuge der Frequenzteilung benutzt wird. Mit den Signalen g 1 =^2 = 0 erzeugt der Teiler TL 4 dauernd die Impulsfolge e4. Dies ist der synchrone Zustand. Dagegen wird ein nacheilendes Signal e4 durch das Signal g\ = \ und ein voreilendes Signal e4durch ein Signalgl=\ signalisiert. Wenn mit dem Signal ^rI = I ein Nacheilen der Impulse der Impulsfolge e4 signalisiert wird, dann wird der Binärwert des zweiten Impulsanteils e 42 des Signals e 4 geändert, so daß sich das Signal e4/l ergibt. In diesem Fall treten die Flanken des Signals e4/l früher auf wie die entsprechenden Flanken des Signals e4. Wenn das Signal g2 ein Voreilen der Impulse der Impulsfolge e4 signalisiert, dann wird der Binärwert des ersten Impulsanteils e41 geändert, so daß sich das Signal e4/2 ergibt. Die Impulsflanken dieses Signals e4/2 treten später auf wie die entsprechenden Impulsflanken des Signals e4.Formed leads that connect output c2 to input a \ . Fig. 5 shows the corresponding signals. A pulse train e 4 is assumed, which is generated by frequency division in a ratio of 4: 1. Under this assumption, the results shown in FIG. 5 shown signals c 1, d \, c2, dl, c3, d3. Table 4 shows the assignment of the binary words el, c2, c3 to the binary values of the pulse train e4 brought about by the assigner. As Table 5 shows, not all combinations of the words el, c2, c3 are used. In this case, too, all combinations that are not used are assigned binary values of the pulse sequence e4, which aim at a combination of the signals c 1, c 2, c3 described in Table 4. For example, according to Table 5, with a combination el, c2, c3 = 000, the binary value e4 = 1 is generated, which results in the combination 001, which is used according to Table 4 in the course of frequency division. With the signals g 1 = ^ 2 = 0, the divider TL 4 continuously generates the pulse train e4. This is the synchronous state. In contrast, a lagging signal e4 is signaled by the signal g \ = \ and a leading signal e4 is signaled by a signal gl = \ . If the signal ^ rI = I indicates that the pulses of the pulse train e4 are lagging, then the binary value of the second pulse component e 42 of the signal e 4 is changed, so that the signal e4 / l results. In this case, the edges of the signal e4 / l occur earlier than the corresponding edges of the signal e4. If the signal g2 signals a lead of the pulses of the pulse train e4, then the binary value of the first pulse component e41 is changed, so that the signal e4 / 2 results. The pulse edges of this signal e4 / 2 occur later like the corresponding pulse edges of the signal e4.

Table 4

(I(I. elel f3f3 c4c4 00 00 11 11 11 00 00 11 11 11 00 00 00 11 11 00 00 00 11 11 11 00 00 11 11 11 00 00 00 11 11 11

Table 5

elel elel c3c3 p4p4 00 00 00 11 00 00 11 00 11 00 00 00 11 11 11 00 00 11 00 11 11 11 11 00 11 11 11 00

Fig.6 zeigt eine Synchronisierschaltungsanordnung unter Verwendung des Teilers 7X5, der mit einem Teilungsverhältnis von 5 :1 arbeitet F i g. 7 zeigt die entsprechenden Signale. In Tabelle 6 sind die Binärwerte der Signale el, c2, c3 eingetragen und die ihnen zugeordneten Binärwerte des Signals e5. Die Tabelle 7 zeigt wieder alle Kombinationen der Signale c 1, c2, c3, die teilweise nicht bei der Teilung benutzt werden. Auch in diesem Fall werden den nicht benutzten Kombinationen Binärwerte des Signals e5 zugeordnet, die darauf abzielen, eine vom Teiler TL 5 benutzte Kombination zu erreichen. Wenn das Signal g\ = \ ein Nacheilen der Impulse der Impulsfolge e5 signalisiert, dann wird der Binärwert des letzten Impulsanteils e53 geändert. Auf diese Weise entsteht das Signal e5/l, dessen Flanken früher auftreten wie die vergleichbaren Flanken des Signals e5. Wenn das Signal g2 ein Voreilen der Impulse der Impulsfolge e5 signalisiert, dann wird der Binärwert des ersten Impulsanteils e51 geändert. Auf diese Weise entsteht das Signal e5/2, dessen Impulsflanken später auftreten wie die vergleichbaren Impulsflanken des Signals e5. Durch Rückkopplung der Stufen ST2 und ST3 an den Eingang a I des Schieberegisters werden in diesem Fall die Impulse der Impulsfolge e 5 erzeugt, die sich aus insgesamt drei — je eine Taktperiode andauernden — Impulsanteilen e51, e52 und e53 zusammensetzen. In allen Fällen wird also nicht der ganze Impuls des Signals e5 der ab dem Zeitpunkt /1 beginnt und zum Zeitpunkt f4 endet, zur Korrektur der Synchionisierung herangezogen, sondern es wird jeweils nur entweder der Impulsanteil e51 oder der Impulsanteil e53 zur Korrektur herangezogen. Auf diese Weise ergeben sich kleine Synchronisierschritte. Figure 6 shows synchronization circuitry using the divider 7X5 which operates at a division ratio of 5: 1 F i g. 7 shows the corresponding signals. Table 6 shows the binary values of signals el, c2, c3 and the associated binary values of signal e5. Table 7 again shows all combinations of the signals c 1, c2, c3, some of which are not used in the division. In this case, too, binary values of the signal e5 are assigned to the unused combinations, the aim of which is to achieve a combination used by the divider TL 5. If the signal g \ = \ signals that the pulses of the pulse train e5 are lagging behind, the binary value of the last pulse component e53 is changed. In this way, the signal e5 / l is produced, the edges of which occur earlier than the comparable edges of the signal e5. If the signal g2 signals a lead of the pulses of the pulse train e5, then the binary value of the first pulse component e51 is changed. This creates the signal e5 / 2, the pulse edges of which occur later than the comparable pulse edges of the signal e5. By feedback of the stages ST2 and ST3 to the input a I of the shift register, the pulses of the pulse train e 5 are generated, which are composed of a total of three pulse components e51, e52 and e53 each lasting one clock period. In all cases, the entire pulse of signal e5, which begins at time / 1 and ends at time f4, is not used to correct the synchronization, but only either the pulse component e51 or the pulse component e53 is used for correction. This results in small synchronization steps.

Table 6

rlrl elel ί·3ί 3 eSit 00 00 11 11 11 00 00 11 11 11 00 11 11 11 11 00 00 11 11 00 00 00 11 11 11 00 00 11 11 11 00 11

Table 7

rlrl elel c3c3 eSit 00 00 00 11 00 00 11 00 11 00 11 00 11 11 11 00 00 11 00 11 11 11 11 00 11 11 11

Die in Fig.8 dargestellte Schaltungsanordnung zeichnet sich dadurch aus, daß sie eine Synchronisierung mehrerer Impulsfolgen verschiedener Impulsfolgefrequenzen ermöglicht Der Teiler TL 345 ist derart ausgelegt, daß er bei geschlossenem Schalter SW3i eine Teilung im Verhältnis 3:1, bei geschlossenem Schalter SW41 eine Teilung im Teilungsverhältnis 4 :1The circuit arrangement shown in FIG. 8 is characterized in that it enables synchronization of several pulse trains with different pulse train frequencies. The TL 345 divider is designed in such a way that when the switch SW3i is closed, it is divided into a ratio of 3: 1 and when the switch SW41 is closed, it is divided into Division ratio 4: 1

und bei geschlossenem Schalter SW5\ eine Teilung im Verhältnis 5 : 1 durchführt. Solange die Signale gi und g2 beide jeweils 0-Werte annehmen, arbeitet der Teiler TL 345 somit entweder wie der in F i g. 2 dargestellte Teiler TL3 oder wie der in Fig.4 dargestellte Teiler TL 4 oder wie der in F i g. 5 dargestellte Teiler TL 5. Mit Hilfe der Gatter ORi, OR 2, OR 3, OR 4, NOR 3, NOR 4 werden ähnlich wie in den bereits beschriebenen Fällen wieder Zeitsignale erzeugt, welche den Zeitbereich festlegen, innerhalb dessen die Impulsanteile der Signale e3 bzw. e4 bzw. e5 geändert werden können. Wenn mit der in Fi g. 8 dargestellten Schaltungsanordnung das Signal e3 erzeugt werden soll und wenn eine Synchronisierung mit einem entsprechenden Signal £3and when the switch SW5 \ is closed, it divides at a ratio of 5: 1. As long as the signals gi and g2 both assume 0 values, the divider TL 345 operates either like that in FIG. Divider TL 3 shown in FIG. 2 or like the divider TL 4 shown in FIG. 4 or like the one in FIG. 5 illustrated divider TL 5. With the help of the gates ORi, OR 2, OR 3, OR 4, NOR 3, NOR 4, time signals are generated again, similar to the cases already described, which define the time range within which the pulse components of the signals e3 or e4 or e5 can be changed. If with the in Fi g. 8 the signal e3 is to be generated and if synchronization with a corresponding signal £ 3

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beabsichtigt ist, dann wird über die Wirkungslinie χ 3 ein Signal zugeführt und es werden die Schalter S\V3i, SW32 und SW33 geschlossen, wogegen die übrigen Schalter ihre eingezeichneten Stellungen einnehmen. Wird dagegen eine Impulsfolge e 4 und ein entsprechendes Referenzsignal £4 vorausgesetzt, dann werden mit Hilfe des Signals χ4 die Schalter SW 4i, SlV42, SW43 geschlossen, wogegen die übrigen Schalter ihre dargestellte Stellung einnehmen. Wenn schließlich die Impulsfolge e5 und eine entsprechende Referenzimpulsfolge £5 vorausgesetzt werden, dann werden mit Hilfe des Signals χ5 die Schalter SW51, SW52, SW53, wogegen die übrigen Schalter ihre eingezeichneten Stellungen einnehmen.is intended, then a signal is supplied via the line of action χ 3 and the switches S \ V3i, SW32 and SW33 are closed, while the other switches take their positions shown. If, on the other hand, a pulse train e 4 and a corresponding reference signal £ 4 are assumed, the switches SW 4i, SlV42, SW43 are closed with the aid of the signal χ 4, whereas the other switches assume their position as shown. If, finally, the pulse train e5 and a corresponding reference pulse train £ 5 are assumed, then the switches SW51, SW52, SW53 are activated with the aid of the signal χ 5, while the other switches take their positions shown.

Hierzu 7 Blatt ZeichnungenIn addition 7 sheets of drawings

Claims

Patent claims:

1. A method for advancing or relocating the pulses of a pulse train relative to a reference pulse train, according to which a discriminator signal signals a lag or lead of the pulses of the pulse train and after which the pulse train is generated by frequency division from a sequence of clock pulses and by changing the division ratio a forward shift or relocation of the pulses is achieved, characterized in that the clock pulses (T) are fed to a shift register (SR) consisting of several stages (STi, ST2, ST3 ) as shift pulses that at least one of the stages is fed back to the input (a I) of the shift register (SR) the pulses of the pulse train (e) are generated, which consist of several pulse components (e3t, e 32) each lasting one clock period, that depending on the binary values at the outputs of several shift register stages (STi, ST2, ST3) a first or second time signal (NOR3 or NOR4) is generated, which the zeitli che position of the first or last pulse component signals that the lag or lead is signaled by a lag discriminator signal (g 1) or lead discriminator signal (g2) and that if the first time signal (NOR 3) and the first coincide Lag discriminator signal (gi) or w when the second time signal (NOR 4) and the lead discriminator signal (g2) coincide, the first or last pulse component is changed (F i g. 3,5,7).

2. The method according to claim 1, characterized in that the feedback of the shift register r> sterstufen (STi, ST2, ST3) to the input (a I) of the shift register can be switched over in such a way that several pulse trains (e 3, e4 , e5) of different pulse repetition frequencies are generated and that a first or second time signal is generated for each pulse repetition frequency of the pulse train and the reference pulse train (FIG. 8).

3. A circuit arrangement for performing the method according to claim 1, characterized in that a phase discriminator (DIS) the reference pulse train (E) and the pulse train (e) are supplied, which generates the discriminator signal (gi, g2) as a function of the phase difference that at least one stage of the shift register (SR) is connected to the input of the first stage of the shift register via an allocator (ZU) and the pulse sequence (e) is emitted via the output of the allocator (ZU) and that the first or second time signal (NOR 3 or NOR 4) is generated with the help of a control stage (SS) which is connected to τ> several outputs of the stages of the shift register (Figs. 1 and 2).

4. Circuit arrangement for performing the method according to claim 1, characterized in that the lag discriminator signal (gi) or w> the lead discriminator signal (g2) each has an input (K) of a first or second flip-flop (KS 1 or KS is supplied to 2), which are operated in time with the clock pulses (T), that with the aid of the votes on the outputs of the first and second · flip-flop (KS \ or KS2) Kippstufensignale the first or second time signal (NOR 3 or . NOR 4) is generated and that the first or

4^ri4 ^r i

second time signal is fed to a further input (J 1 or / 2) of the first or second flip-flop (KSi or KS 2) (FIGS. 2, 4 and 6).