DE3913447A1

DE3913447A1 - Integrated circuit module for clock pulse switching - has shift register in circular configuration, and OR-gate in front of each memory element

Info

Publication number: DE3913447A1
Application number: DE19893913447
Authority: DE
Inventors: Imre Dipl Ing Sarkoezi
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-09-29
Filing date: 1989-04-24
Publication date: 1990-04-05
Also published as: DE3913447C2

Abstract

The switching integrated circuit contains a shift register ring of register cells (Z1-n). Each cell contains a flip-flop (Dy) coupled via an OR-gate (Gy) either directly, or via a resetting input of a series connected further OR-gate (Oy) to all other register cells, with the exception of that preceding in a shift direction. The feedback results in a H-condition only in one register cell in the shift register ring. A clock pulse monitor (2) starts the shift register ring on starting operation, then is renewed when no register cell transmits a control signal (St), due to failure. The clock pulse switching is carried out with clock pulses of identical phase spacing and frequency to one with an advanced clock pulse phase. USE/ADVANTAGE - Digital signal multiplexers, with high switching velocities and simple use. (8pp Dwg.No.4/6)

Description

Die Erfindung bezieht sich auf eine Anordnung in integrierter Schaltkreistechnik zur Umschaltung eines Taktes aus n unterein ander gleichen Phasenabstand und gleiche Frequenz aufweisenden Takten auf einen Takt voreilender Taktphase mit Steuersignalen aus n Registerzellenausgängen eines von einem Korrektursignal getakteten Schieberegisters aus Registerzellen mit jeweils einem Speicherelement.The invention relates to an arrangement in integrated circuit technology for switching a clock from n clocks having the same phase spacing and the same frequency to one clock leading clock phase with control signals from n register cell outputs of a shift register clocked by a correction signal from register cells, each with a memory element.

Aus der Europäischen Offenlegungsschrift 02 75 406 A1 ist ein Verfahren und eine Anordnung zur Rückgewinnung des Taktes und/oder der Taktphase eines synchronen oder plesiochronen Digitalsignals bekannt. Die Anordnung enthält einen Hilfstakt erzeuger, der Hilfstakte gleicher Frequenz aber unterschiedli cher Phasenlage erzeugt. Von diesen wird in einer Phasenkorrek tureinrichtung einer als Daten-Hilfstakt bzw. zurückgewonnener Takt ausgewählt. Diese Hilfskräfte weichen in ihrer Frequenz prinzipiell von der des zu bildenden Daten-Hilfstaktes ab. Ein Phasensensor prüft, ob sich die wirksamen Flanken des Digital signals und des Daten-Hilfstaktes auf wenigr als einen defi nierten Zeitabstand genähert haben und gibt, sobald dies der Fall ist, ein Korrektursignal ab. Dieses veranlaßt in der Phasenkorrektureinrichtung eine Phasenverschiebung des Daten hilfstakts durch Umschalten zwischen den abgeleiteten Hilfs takten.From European Patent Application 02 75 406 A1 is a Method and arrangement for recovering the clock and / or the clock phase of a synchronous or plesiochronous Digital signal known. The arrangement contains an auxiliary clock generator, the auxiliary clocks of the same frequency but different cher phase position generated. Of these, a phase correction is made tureinrichtung one as data auxiliary clock or recovered Clock selected. The frequency of these assistants is giving way principally from that of the data auxiliary clock to be formed. A Phase sensor checks whether the effective edges of the digital signals and the data auxiliary clock on less than one defi have approached the specified time interval and returns as soon as this Case is a correction signal. This causes in the Phase correction device a phase shift of the data auxiliary strokes by switching between the derived auxiliary clock.

Nach einem älteren Vorschlag (P 38 09 606.4) kann die Phase eines binären Datensignals fortlaufend an einen zentralen Takt angepaßt werden. Hierbei wird durch Abtakten des Datensignals mit Hilfstakten eine Folge von Hilfs-Datensignalen erzeugt, die untereinander gleiche Phasenabstände und die Frequenz des zen tralen Taktes aufweisen und von denen einer als angepaßtes Da tensignal dient. Die Auswahl dieses Datensignals und damit der Phase erfolgt so, daß bei der Abtaktung Impulsbreitenverzerrun gen und Jitter des Datensignals keine Wirkung zeigen.According to an older proposal (P 38 09 606.4) the phase of a binary data signal continuously to a central clock be adjusted. This is done by clocking the data signal generated with auxiliary clocks a sequence of auxiliary data signals that mutually equal phase distances and the frequency of the zen have central clock and one of which is an adapted Da serves signal. The selection of this data signal and thus the Phase is such that pulse width distortion occurs during the clocking gen and jitter of the data signal have no effect.

Ein anderer älterer Vorschlag (P 38 14 640.1) befaßt sich ebenfalls mit einem Verfahren und einer Anordnung zur Taktrück gewinnung aus einem Datensignal durch fortlaufende Anpassung eines örtlich erzeugten Taktes an ein Datensignal. Auch hier erzeugt ein Hilfstakterzeuger eine Folge von Hilfstakten. Diese weisen dieselbe oder die der in positiver oder negativer Rich tung etwas abweichenden Bitrate des Datensignals entsprechende Frequenz und untereinander gleiche Phasenabstände auf. Ein Phasendetektor vergleicht das Datensignal mit den Hilfstakten und eine Steuerlogik wählt über einen Umschalter einen von diesen als Takt aus. Es wird der Hilfstakt ausgewählt, auf den synchron und spikefrei umgeschaltet werden kann.Another older proposal (P 38 14 640.1) deals with also with a method and an arrangement for clock return extraction from a data signal by continuous adaptation a locally generated clock to a data signal. Here too an auxiliary clock generator generates a sequence of auxiliary clocks. These indicate the same or that of the positive or negative rich slightly different bit rate of the data signal Frequency and mutually equal phase distances. A Phase detector compares the data signal with the auxiliary clocks and control logic selects one of a toggle this as a measure. The auxiliary measure is selected on the can be switched synchronously and spike-free.

Der Erfindung liegt die Aufgabe zugrunde, eine Anordnung für eine Umschaltung eines Taktes auf einen anderen gleicher Fre quenz und voreilender Taktphase anzugeben. Diese Anordnung soll integriert ausführbar sein, mit hohen Schaltgeschwindigkeiten arbeiten können, spikefrei umschalten und für manche Anwen dungsfälle einfacher als die nach dem letztgenannten älteren Vorschlag sein.The invention has for its object an arrangement for switching a clock to another same fre quenz and leading clock phase. This arrangement is said to be integrated, with high switching speeds can work, switch without spikes and for some users cases easier than the older ones Be a suggestion.

Integrierte Schaltungen weisen von Examplar zu Exemplar unter schiedliche Schaltgeschwindigkeiten ihrer aktiven Elemente auf. Die Schaltungskonfiguration bedingt weiter unterschiedliche Leitungslängen zwischen zusammenwirkenden aktiven Elementen. Bei hohen Schaltgeschwindigkeiten können unterschiedliche Lei tungslängen dazu führen, daß die Signale an den Registerzellen ausgängen eines Schieberegisters ihre logischen Zustände in falscher Reihenfolge ändern, was Spikes hervorruft. Integrated circuits instruct from sample to copy different switching speeds of their active elements. The circuit configuration requires further different Line lengths between interacting active elements. At high switching speeds, different lei line lengths cause the signals at the register cells outputs of a shift register their logic states in change the wrong order, which causes spikes.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß mit den Merkmalen des Patentanspruchs 1.This object is achieved with the Features of claim 1.

Während die Lösung nach dem letztgenannten älteren Vorschlag auf dem Prinzip der Steuerung beruht, verwendet die erfindungsgemäße Lösung eine Regelung. Diese benötigt lediglich ein Korrektursi gnal und schaltet nur in einer Richtung weiter.While the solution is based on the latter older proposal is based on the principle of control, uses the invention Solution a regulation. This only requires a correction si gnal and only switches in one direction.

An Hand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert.The invention is described below using exemplary embodiments explained in more detail.

Fig. 1 zeigt ein Prinzip-Blockschaltbild der erfindungsgemäßen Anordnung, Fig. 1 is a schematic block diagram showing the arrangement according to the invention,

Fig. 2 zeigt einen Pulsplan von vier gegeneinander phasenver schobenen Takten, Fig. 2 shows a pulse schedule of four to today phasenver pushed clocks

Fig. 3 zeigt einen Pulsplan zur Erläuterung der Spikeentstehung, Fig. 3 shows a pulse diagram for explaining the spike formation,

Fig. 4 zeigt ein detailliertes Prinzip-Blockschaltbild der er findungsgemäßen Anordnung, Fig. 4 shows a detailed principle block diagram showing he inventive arrangement,

Fig. 5 zeigt einen Pulsplan zur Erläuterung des Zustandswech sels in einer Registerzelle und Fig. 5 shows a pulse schedule for explaining the state change in a register cell and

Fig. 6 zeigt ein praktisches Ausführungsbeispiel der Erfindung. Fig. 6 shows a practical embodiment of the invention.

Fig. 1 zeigt das Prinzip-Blockschaltbild der erfindungsgemäßen Anordnung. Diese enthält eine Steuerlogik 1, eine Taktüberwachung 2 und einen Taktselektor 3 mit Umschalter 4. Fig. 1 shows the basic block diagram of the arrangement according to the invention. This contains a control logic 1 , a clock monitor 2 and a clock selector 3 with a changeover switch 4 .

An den Umschalter 4 werden Takte T 1-Tn angelegt, die gleiche Frequenz und in ihrer Folge gleiche Phasenabstände aufweisen. Der Umschalter 4 vermag einen dieser Takte durchzuschalten, der dann Daten-Hilfstakt DHT genannt wird. Mit einem Korrektursignal K kann der Steuerlogik 1 der Befehl erteilt werden, durch Um schaltung des Umschalters 4 von einem gegenwärtig durchgeschal teten Takt Tx auf den gegenüber diesem phasenmäßig voreilenden Takt Tx-1 umzuschalten. Die Taktüberwachung 2 vermag einmal die Anordnung erstmals mit dem Startsignal Sta zu starten; anderer seits überprüft sie, ob tatsächlich einer der Takte T 1-Tn durchgeschaltet ist, und startet - wenn nicht - die Anordnung erneut mit einem gleichen Startsignal Sta.Cycles T 1 - Tn are applied to the changeover switch 4 , which have the same frequency and consequently the same phase spacings. The switch 4 is able to switch through one of these clock cycles, which is then called the auxiliary data clock DHT . With a correction signal K , the control logic 1 can be given the command to switch by switching the switch 4 from a currently switched-through clock Tx to the clock Tx -1 which is leading in terms of phase. The clock monitor 2 is able to start the arrangement for the first time with the start signal Sta ; on the other hand, it checks whether one of the clocks T 1 - Tn is actually switched through and starts - if not - the arrangement again with the same start signal Sta .

Fig. 2 zeigt vier Takte T 1 bis T 4 (n=4) und deren phasenmäßige Verschiebung gegeneinander während einer Periode P. Fig. 2 shows four clocks T 1 to T 4 (n = 4) and their phase shift against each other during a period P.

Fig. 3 zeigt eine Umschaltung von dem Takt Tx auf den voreilen den Takt Tx-1. Wenn das dem Takt Tx zugeordnetete Steuersignal Stx zum Zeitpunkt t 1 einen logischen "H"-Zustand (high) hat, dann wird der Takt Tx als Daten-Hilfstakt DHT durchsgeschaltet. Geht das Steuersignal Stx zum Zeitpunkt t 2 in den logischen "L"-Zu stand (low) über, wird die Durchschaltung des Taktes Tx beendet und es beginnt ein Spike Sp. Geht zum Zeitpunkt t 3 das dem Takt Tx-1 zugeordnete Steuersignal Stx-1 vom "L"-Zustand in den "H"- Zustand über, wird der Takt Tx-1 durchgeschaltet und der Spike Sp beendet. Zum Zeitpunkt t 4 endet der Impuls des Taktes Tx-1 und der Datenhilfstakt DHT geht wieder in den "L"-Zustand über. Da Spikes Sp unerwünscht sind, muß verhindert werden, daß das Steuersignal STX in den "L"-Zustand übergeht, bevor das Steuer signal Stx-1 den "H"-Zustand annimmt. Fig. 3 shows a switchover from the clock Tx to the leading clock Tx -1. If the control signal Stx assigned to the clock Tx has a logic "H" state (high) at the time t 1, then the clock Tx is switched through as a data auxiliary clock DHT . If the control signal Stx changes to the logic “L” state (low) at the time t 2, the switching through of the clock Tx is ended and a spike Sp begins. If, at time t 3, the control signal Stx -1 assigned to the clock Tx -1 changes from the "L" state to the "H" state, the clock Tx -1 is switched through and the spike Sp ends. At time t 4, the pulse of the clock Tx -1 ends and the data auxiliary clock DHT changes back to the "L" state. Since spikes Sp are undesirable, it must be prevented that the control signal STX changes to the "L" state before the control signal Stx -1 assumes the "H" state.

Fig. 4 zeigt ein detailliertes Prinzip-Blockschaltbild der er findungsgemäßen Anordnung. Bestehen Bezugszeichen aus einem Großbuchstaben und einer Ziffer, dann gibt ersterer das Element und letztere die Ordnungszahl der Registerzelle Z an, der das Element zugeordnet ist; x und y stehen für beliebige Ziffern im Ordnungszahlbereich 1 bis n. Fig. 4 shows a detailed schematic block diagram of the inventive arrangement. If reference numerals consist of a capital letter and a number, then the former indicates the element and the latter the ordinal number of the register cell Z to which the element is assigned; x and y stand for any digits in the ordinal number range 1 to n .

Die Anordnung enthält Registerzellen Z 1 bis Zn eines Schiebere gisterringes. Gezeigt sind die Registerzellen Z 1, Zy-1, Zy und Zn. Jede Registerzelle Z weist einen Eingang E, einen Ausgang A, einen Takteingang F und Steuersignaleingänge C auf. Die Schiebe richtung verläuft von der Registerzelle Z 1 zur Registerzelle Zn und wieder zur Registerzelle Z 1. The arrangement contains register cells Z 1 to Zn of a slide gister ring. The register cells Z 1 , Zy -1, Zy and Zn are shown . Each register cell Z has an input E , an output A , a clock input F and control signal inputs C. The sliding direction runs from the register cell Z 1 to the register cell Zn and again to the register cell Z 1 .

Die Registerzelle Zy enthält ein D-Flipflop Dy und ODER-Gatter Gy und Oy. Ein Setzeingang ist mit Sy bezeichnet und die Eingän ge des ODER-Gatters Oy sind die Steuersignaleingänge Cy. Die gleiche Schaltung enthalten alle anderen Registerzellen Z. Es sind jedoch nur bei den Registerzellen Zy und Zy-1 Setzeingänge Sy und Sy-1 vorgesehen. Dadurch ist der Takt Ty als Startphase festgelegt. Jede Registerzelle Z gibt ein Steuersignal St an die nächste Registerzelle und an den Taktselektor 3 nach Fig. 1 ab. An die Eingänge des ODER-Gatter O jeder Registerzelle Z werden die Steuersignale St aller anderen Registerzellen mit Ausnahme der vorhergehenden Registerzelle und an die Takteingänge F wird das Korrektursignal K angelegt.The register cell Zy contains a D flip-flop Dy and OR gates Gy and Oy . A set input is designated Sy and the inputs of the OR gate Oy are the control signal inputs Cy . All other register cells Z contain the same circuit. However, set inputs Sy and Sy -1 are only provided for register cells Zy and Zy -1. As a result, the cycle Ty is defined as the start phase. Each register cell Z outputs a control signal St to the next register cell and to the clock selector 3 according to FIG. 1. The control signals St of all the other register cells with the exception of the preceding register cell are applied to the inputs of the OR gate O of each register cell Z and the correction signal K is applied to the clock inputs F.

Die Taktüberwachung 2 enthält ein NOR-Gatter 5, D-Flipflops 6 und 8 sowie ein UND-Gatter 7.The clock monitor 2 contains a NOR gate 5 , D flip-flops 6 and 8 and an AND gate 7 .

Als Schiebesignal erhalten die D-Flipflops D 1 bis Dn gemeinsam das Korrektursignal K, dessen positive Flanke einen Zustands wechsel in diesen bewirkt. Ein "H"-Zustand wird im Schieberegi ster entgegen dem Uhrzeigersinn zyklisch weitergeschoben. Ein Überlappen jeweils zweier Steuersignale St wird dadurch er reicht, daß der zu übernehmende logische Zustand aus einer vor hergehenden Registerzelle Zx-1 mit dem logischen Zustand der nachfolgenden Registerzelle in dem ODER-Gatter G derart ver knüpft wird, daß ein "H"-Zustand nur über den Rücksetzeingang R gelöscht werden kann. Jeder Registerzelle wird als Rücksetzsi gnal eine ODER-Verknüpfung der logischen Zustände, also der Steuersignale St aller nachfolgenden Registerzellen mit Ausnahme der vorhergehenden Registerzelle zugeführt. Dadurch erreicht man, daß sich im Schieberegister nur ein stabilbleibender "H"-Zustand befinden kann.The D flip-flops D 1 to Dn receive the correction signal K as a shift signal, the positive edge of which causes a change of state in the latter. An "H" state is cyclically shifted counterclockwise in the shift register. An overlap of two control signals St is enough that the logical state to be adopted from a previous register cell Zx -1 is linked to the logical state of the subsequent register cell in the OR gate G in such a way that an "H" state can only be deleted via reset input R. An OR operation of the logic states, that is to say the control signals St of all subsequent register cells, with the exception of the preceding register cell, is supplied to each register cell as a reset signal. This means that there can only be a stable "H" state in the shift register.

An Hand des Pulsplans nach Fig. 5 wird der Zustandswechsel zwi schen zwei beliebigen Registerzellen Zx und Zx+1 näher erläutert. Es sei angenommen, daß die Registerzelle Zx durch den logischen "H"-Zustand an ihrem Ausgang das Steuersignal Stx ak tiviert, wobei sich das Steuersignal Stx-1 der Registerzelle Zx+1 im logischem "L"-Zustand befindet. Alle anderen Steuer signale St sind auch im "L"-Zustand, da sie das Steuersignal Stx durch die Rückkopplung an den Rücksetzeingängen im "L"-Zustand festhält, und der eigene Rücksetzeingang R auf Grund dieser An nahme inaktiv, d. h. im "L"-Zustand sein muß. Der D-Eingang des D-Flipflops Dx liegt entsprechend dem Q-Ausgang durch die Ver knüpfung im ODER-Gatter Gx im "H"-Zustand. Zum Zeitpunkt t 1 wird dieser Zustand mit der ansteigenden Flanke des Korrektur signals K nochmals eingelesen, so daß Stx im "H"-Zustand bleibt, wobei die folgende Registerzelle Zx+1 den "H"-Zustand übernimmt, d. h. das Steuersignal Stx+1 geht im Zeitpunkt t 2 in den "H"-Zustand über. Dies bewirkt durch Rückkopplung zum Rücksetzeingang Cy eine Rücksetzung, worauf das Steuersignal Stx zum Zeitpunkt t 3 in den "L"-Zustand übergeht und durch das Steuersignal Stx-1 in diesem Zustand festgehalten wird. Man erkennt, daß über die Takteingänge F jeweils nur zwei benach barte Registerzellen aktiviert werden können, wobei sich die erste Zx im "H"- und die zweite Zx+1 im "L"-Zustand befindet. Nach Aktivierung durch das Korrektursignal K wechselt der "H"-Zustand von der ersten Registerzelle Zx in die zweite Zx+1. Der Überlappungsbereich Ü ist in Fig. 5 schraffiert dargestellt und ergibt sich aus den Laufzeiten im Rücksetzweg.On hand of the pulse diagram of Fig. 5, the state change is Zvi rule any two register cells Zx and Zx explained +1. It is assumed that the register cell Zx is activated by the logic "H" state at its output, the control signal Stx , the control signal Stx -1 of the register cell Zx +1 being in the logic "L" state. All other control signals St are also in the "L" state because it holds the control signal Stx by the feedback to the reset inputs in the "L" state, and its own reset input R due to this on takeover inactive, ie in the "L" -Condition must be. The D input of the D flip-flop Dx is corresponding to the Q output by the logic operation in the OR gate Gx in the "H" state. At time t 1, this state is read in again with the rising edge of the correction signal K , so that Stx remains in the "H" state, the following register cell Zx +1 taking over the "H" state, ie the control signal Stx +1 changes to the "H" state at time t 2. This causes a reset by feedback to the reset input Cy , whereupon the control signal Stx changes to the "L" state at time t 3 and is held in this state by the control signal Stx -1. It is seen that only two Benach disclosed register cells can be activated via the clock inputs F, wherein the first Zx in the "H" - and the second Zx is +1 in the "L" state. After activation by the correction signal K , the "H" state changes from the first register cell Zx to the second Zx +1. The overlap area Ü is shown hatched in FIG. 5 and results from the running times in the reset path.

Für die Erklärung der Wirkungsweise der Taktüberwachung 2 sei angenommen, daß aus irgendeinem Grund alle Steuersignale St ei nen "L"-Zustand aufweisen. Es entsteht am Ausgang des NOR-Gat ters 5 ein "H"-Zustand. Dieser wird mit der positiven Flanke des Taktes Ty-1 am Takteingang in das D-Flipflop 6 eingelesen, des sen Q-Ausgang in den "H"-Zustand übergeht. Das UND-Gatter 7 ver knüpft den D-Eingang und den Q-Ausgang des D-Flipflops 6. Sind beide Signale an den Eingängen des UND-Gatters 7 im "H"-Zustand, dann erhält der D-Eingang des D-Flipflops 8 denselben Zustand. Mit der positiven Flanke des Taktes Ty wird dieser Zustand vom D-Flipflop 8 übernommen und es entsteht an dessen Ausgang ein "H"-Zustand, der ein aktives Startsignal Sta bedeutet. Darauf werden durch Setzen über Sy und Sy-1 in den Registerzellen Zy und Zy-1 alle anderen Registerzellen sowie das D-Flipflop 6 in den Ausgangszustand gesetzt. Das Signal am Ausgang des NOR- Gatters 5 geht in den "L"-Zustand über. Das Signal am Ausgang des UND-Gatters 7 nimmt wieder den "L"-Zustand an. Mit der nächsten positiven Flanke des Taktes Ty geht der Q-Ausgang des D-Flipflops 8 wieder in den "L"-Zustand über und das Startsignal Sta wird inaktiv, worauf der Ausgangszustand auch in den Regi sterzellen Zy und Zy-1 erreicht wird. Über den Eingang 9 kann für einen Test durch ein Einstellsignal ES mit einem "H"-Zustand zu jeder Zeit das Startsignal Sta aktiviert und der Ausgangs zustand hergestellt werden. Da in diesem der Takt Ty durchge schaltet ist, wird das Startsignal Sta auch zu dieser Phase synchron erzeugt. Das Signal am Ausgang des NOR-Gatters 5 wird mittels des D-Flipflops 6 und des UND-Gatters 7 synchron zum Takt Ty+1 übernommen, damit dessen Phasenabstand zum Takt Ty am größten ist, was eine günstigste Spikeunterdrückung gewährleistet.For the explanation of the operation of the clock monitor 2, suppose that for some reason, all the control signals St ei nen "L" state have. There is an "H" state at the output of NOR gate 5 . This is read with the positive edge of the clock Ty -1 at the clock input into the D flip-flop 6 , whose Q output changes to the "H" state. The AND gate 7 links the D input and the Q output of the D flip-flop 6 . If both signals at the inputs of the AND gate 7 are in the "H" state, then the D input of the D flip-flop 8 receives the same state. With the positive edge of the clock Ty , this state is taken over by the D flip-flop 8 and an “H” state arises at its output, which means an active start signal Sta . Then all other register cells and the D flip-flop 6 are set to the initial state by setting via Sy and Sy -1 in the register cells Zy and Zy -1. The signal at the output of NOR gate 5 changes to the "L" state. The signal at the output of the AND gate 7 again assumes the "L" state. With the next positive edge of the clock Ty , the Q output of the D flip-flop 8 again goes into the "L" state and the start signal Sta becomes inactive, whereupon the initial state is also reached in the register cells Zy and Zy -1. Via the input 9 , the start signal Sta can be activated at any time for a test by a setting signal ES with an “H” state and the output state can be established. Since the clock Ty is switched through in this, the start signal Sta is also generated synchronously at this phase. The signal at the output of the NOR gate 5 is taken over by means of the D flip-flop 6 and the AND gate 7 in synchronism with the clock Ty +1, so that its phase distance from the clock Ty is greatest, which ensures the most favorable spike suppression.

Fig. 6 zeigt ein praktisches Ausführungsbeispiel der Erfindung mit Steuerlogik 1, Taktüberwachung 2 und Taktselektor 3. Der Taktselektor 3 enthält NAND-Gatter 10 bis 14. Die Steuerlogik 1 umfaßt NAND-Gatter 24, 27, 28 und 33, D-Flipflops 25, 28, 31 und 34 sowie NOR-Gatter 26, 29, 32 und 35. Die Taktüberwachung 2 beinhaltet ein NOR-Gatter 42, ein NAND-Gatter 43 und die D-Flip flops 6 und 8. Fig. 6 shows a practical embodiment of the invention with control logic 1, clock monitor 2, and clock selector. 3 The clock selector 3 contains NAND gates 10 to 14 . The control logic 1 comprises NAND gates 24, 27, 28 and 33 , D flip-flops 25, 28, 31 and 34 and NOR gates 26, 29, 32 and 35 . The clock monitor 2 includes a NOR gate 42 , a NAND gate 43 and the D flip-flops 6 and 8 .

An die Eingänge 16 und 19 des Taktselektors 3 werden Takte T 1 bis T 4 und an die Eingänge 20 bis 23 Steuersignale St 1 bis St 4 angelegt. In den NAND-Gattern 11 bis 14 erfolgt die logische UND-Verknüpfung zwischen den Takten T 1 bis T 4 und den zulässigen Steuersignalen ST 1 bis ST 4. Die resultierenden Signale werden anschließend mittels des NAND-Gatters 10 zusammengefügt. Zum Ausgang 15 wird der Takt als Daten-Hilfstakt DHT durchgeschal tet, dessen zugehöriges Steuersignal Stx einen "H"-Zustand aufweist. Cycles T 1 to T 4 are applied to the inputs 16 and 19 of the clock selector 3 and control signals St 1 to St 4 to the inputs 20 to 23 . In the NAND gates 11 to 14 , the logical AND operation takes place between the clocks T 1 to T 4 and the permissible control signals ST 1 to ST 4 . The resulting signals are then combined using the NAND gate 10 . At the output 15 , the clock is switched through as a data auxiliary clock DHT , the associated control signal Stx of which is in an “H” state.

In der Steuerlogik 1 sind die Registerzellen Z 1 bis Z 4 ringför mig geschaltet. Mit jedem Auftreten einer positiven Flanke des Korrektursignals K am Eingang 37 wird dieser "H"-Zustand zyk lisch um eine Registerzelle nach rechts weitergeschoben. Ein Überlappen beispielsweise der Steuersignale St 1 und St 2 wird da durch erzielt, daß der logische Zustand am -Ausgang des D-Flip flops 25 im NAND-Gatter 24 mit dem Zustand am -Ausgang des D-Flipflops 34 derart verknüpft wird, daß der "H"-Zustand am Q-Ausgang des D-Flipflops 25 nur über dessen Rücksetzeingang R gelöscht werden kann. Jeder Registerzelle wird als Rücksetzsi gnal eine ODER-Verknüpfung der logischen Zustände der zwei fol genden Registerzellen zugeführt. Dadurch wird erreicht, daß sich im gesamten Schieberegister nur ein stabilbleibender "H"-Zustand befinden kann.In the control logic 1 , the register cells Z 1 to Z 4 are switched ring-shaped. With each occurrence of a positive edge of the correction signal K at the input 37 , this "H" state is cyclically shifted one register cell to the right. An overlap, for example, of the control signals St 1 and St 2 is achieved by the logic state at the output of the D flip-flop 25 in the NAND gate 24 being linked to the state at the output of the D flip-flop 34 in such a way that the "H" state at the Q output of the D flip-flop 25 can only be cleared via its reset input R. As a reset signal, each register cell is supplied with an OR operation of the logic states of the two following register cells. This ensures that there can only be a stable "H" state in the entire shift register.

An die Eingänge 38 bis 41 des NOR-Gatters 42 der Taktüberwachung 2 werden alle Steuersignale St 1 bis St 4 angelegt. An seinem Aus gang entsteht dann ein "H"-Zustand, wenn an keinem seiner Ein gänge 38-41 ein Steuersignal St anliegt. Dieser "H"-Zustand wird mit der positiven Flanke des Taktes T 2 in das D-Flipflop 6 eingelesen, dessen Q-Ausgang dadurch in einen "H"-Zustand über geht. Das NAND-Gatter 43 verknüpft den Eingang und den Ausgang des D-Flipflops 6. Sind die Eingangssignale des NAND-Gatters 43 im "H"-Zustand, wird dessen Ausgangssignal in den "L"-Zustand übergehen. Mit einer positiven Flanke des Taktes T 1 wird dieser "L"-Zustand dann vom D-Flipflop 8 übernommen und es entsteht an dessen Ausgang 36 ebenfalls ein "L"-Zustand, der ein aktives Startsignal Sta bedeutet. Darauf wird das D-Flipflop 6 in den Ausgangszustand gesetzt. Das Signal am Ausgang des NAND-Gatters 43 geht in den "H"-Zustand zurück. Mit der nächsten positiven Flanke des Taktes T 1 nimmt der Q-Ausgnag des D-Flipflops 8 wieder den "H"-Zustand an und das Startsignal Sta wird inaktiv.All control signals St 1 to St 4 are applied to the inputs 38 to 41 of the NOR gate 42 of the clock monitoring 2 . At its output then an "H" state arises when a control signal St is not present at any of its inputs 38-41 . This "H" state is read into the D flip-flop 6 with the positive edge of the clock T 2 , the Q output of which thereby changes to an "H" state. The NAND gate 43 combines the input and the output of the D flip-flop 6 . If the input signals of the NAND gate 43 are in the "H" state, its output signal will change to the "L" state. With a positive edge of the clock T 1 , this "L" state is then taken over by the D flip-flop 8 and an "L" state also arises at its output 36 , which means an active start signal Sta . The D flip-flop 6 is then set to the initial state. The signal at the output of the NAND gate 43 returns to the "H" state. With the next positive edge of the clock T 1 , the Q output of the D flip-flop 8 returns to the "H" state and the start signal Sta becomes inactive.

Der Ausgangszustand entsteht in der Steuerlogik 1 durch gleich zeitige Aktivierung der Setzeingänge S der D-Flipflops 25 und 34, die die Steuersignale St 1 und St 4 zur Durchschaltung der Takte T 1 und T 4 liefern. Die D-Flipflops 28 und 31 werden durch die Rückkopplungen über die NOR-Gatter 29 und 32 zurückgesetzt und während des Startsignals Sta festgehalten. Nach dessen Beendigung wird auch das D-Flipflop 34 durch die Rückkopplung über das NOR-Gatter 35 vom Steuersignal St 1 zurückgesetzt, wodurch dieses für die Startphase mit dem Takt T 1 als einziges aktiv bleibt. Gleichzeitig wird das D-Flipflop 28 für die folgende Umschaltung freigegeben, da dessen Rücksetzeingang inaktiv wird.The initial state arises in the control logic 1 by simultaneous activation of the set inputs S of the D flip-flops 25 and 34 , which supply the control signals St 1 and St 4 for switching through the clocks T 1 and T 4 . The D flip-flops 28 and 31 are reset by the feedback via the NOR gates 29 and 32 and are held during the start signal Sta . After its termination, the D flip-flop 34 is also reset by the control signal St 1 through the feedback via the NOR gate 35 , as a result of which it remains the only one for the start phase with the clock T 1 . At the same time, the D flip-flop 28 is released for the following switchover, since its reset input becomes inactive.

Voraussetzung für diesen Startvorgang ist, daß das D-Flipflop 34 bei einem sonst unüblichen gleichzeitigen Ansprechen seines Setzeingangs S und seines Rücksetzeingangs R sowohl an seinem Q- als auch an seinem -Ausgang einen "H"-Zustand aufweist. Im ent gegengesetzten Fall muß die Invertierung beider Ausgänge vorge sehen werden.A prerequisite for this starting process is that the D flip-flop 34 has an "H" state at both its Q and its output in the event of an otherwise unusual simultaneous response of its set input S and its reset input R. In the opposite case, the inversion of both outputs must be seen.

Über den Eingang 9 kann für einen Test das Einstellsignal ES im "L"-Zustand jederzeit das Startsignal Sta aktivieren und den Ausgangszustand herstellen.Via input 9 , the setting signal ES in the "L" state can activate the start signal Sta at any time and establish the initial state.

Da im Ausgangszustand der Takt T 1 durchgeschaltet wird, weil nur das Steuersignal St 1 einen "H"-Zustand hat, wird das Startsignal Sta auch zu dieser Phase synchron erzeugt. Das Signal am Ausgang des NOR-Gatters 42 wird mittels des D-Flipflops 6 synchron zum Takt T 2 übernommen, damit dessen Phasenabstand zum Takt T 1 am größten ist (drei Viertel der Periodendauer), was eine günstige Unterdrückung der Spikes Sp beim Starten gewährleistet.Since the clock T 1 is switched through in the initial state because only the control signal St 1 has an “H” state, the start signal Sta is also generated synchronously at this phase. The signal at the output of the NOR gate 42 is taken over by the D flip-flop 6 in synchronism with the clock T 2 , so that its phase distance to the clock T 1 is greatest (three quarters of the period), which ensures a favorable suppression of the spikes Sp when starting .

Claims

1. Arrangement in integrated circuit technology for switching a clock (Tx) from n mutually equal phase spacing and frequency (T 1 - Tn) to a clock (Tx -1) leading clock phase with control signals (St 1 - Stn) from n register cell outputs (A 1 - An) a shift register made of register cells (Z 1 to Zn) clocked by a correction signal (K), each with a memory element, characterized in that
that the shift register (Z 1 to Zn) is designed as a ring,
that the input of each memory element is preceded by a first OR gate (Gy) , the first input of which is connected to the register cell output (Ay) of this register cell (Zy) and the other input of which serves as the register cell input (Ey) ,
that the reset input of each memory element is preceded by a second OR gate (Oy) , the inputs of which, with the register cell output (A 1 to Ay -2, Ay +1 to An), precede one of the other n -2 register cells except for the one in the shift direction (Zy -1) are connected
that the clock input (F 1 to Fn) of each register cell (Z 1 to Zn) serves as an input for the correction signal (K) ,
that two adjacent register cells (Zy -1, Zy) have a set input (Sy -1, Sy) ,
that a NOR gate ( 5 ) is provided, the inputs of which are connected to one of all register cell outputs (A 1 to An) ,
that a first D flip-flop ( 6 ) is provided, the D input of which is connected to the output of the NOR gate ( 5 ) and the clock input of which is connected to a (y +1) th clock (Ty +1) which corresponds to a y -th measure (Ty) for a start phase in the measure phase,
that an AND gate ( 7 ) is provided, the first input of which is connected to the output of the NOR gate ( 5 ) and the second input of which is connected to the Q output of the first D flip-flop ( 6 ),
that a second D flip-flop is provided (8), the D-A gear to the output of the AND gate (7), the clock input to the y th clock (Ty) and whose set input is connected to a terminal (9) for a Setting signal (ES) is connected and that the set inputs of the (y -1) th and the y th register cell (Zy -1, Zy) with the Q output of the second D flip-flop ( 8 ) and the reset input of the first D -Flip flops ( 6 ) are connected.

2. Arrangement according to claim 1, characterized in that D flip-flops (D 1 to Dn) are provided as storage elements.

3. Arrangement according to claims 1 and 2, characterized by the implementation as inte Free circuit in CMOS technology.

4. Arrangement according to one of claims 1 to 3, characterized by their application in systems for bit rates equal to or greater than 34 Mbit / s.