DE2728927C2 - One-transistor storage element - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 239000012799 electrically-conductive coating Substances 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 7
- 238000000576 coating method Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Abstract
Ein derartiges Speicherelement ist aus der Zeitschrift "elektronics letters", Vol. 12, No. 6, 18.3.1976, Seiten 140 - 141, bekannt. Die in dem Speicherelement gespeicherte Information ist durch die Spannung an der ueber der ersten Isolierschicht liegenden Elektrode des MIS-Speicherkondensators gegenueber dem ueber das streifenfoermige Gebiet der Gegenelektrode zugefuehrten Bezugspotential gegeben. Weiterhin ist zwischen dem Speicherkondensatorbereich und dem Feldeffekttransistor ein Bereich vorgesehen, in dem die die Oberflaeche der Halbleiterschicht bedeckende, erste Isolierschicht wesentlich dicker ausgebildet ist als im Kondensatorbereich. Hierdurch wird verhindert, dass die sich an der Oberflaeche der Halbleiterschicht ausbildende Inversionsschicht des Speicherkondensators bis zu dem Drain-Gebiet des Feldeffekttransistors hin ausdehnt und damit die die Information darstellende Spannung kurzschliesst. Das Speicherelement nach der Erfindung zeichnet sich dabei durch besonders einfache strukturelle Merkmale aus, die in einfacher Weise realisierbar sind und eine sehr wirksame Reduzierung der fuer eine vorgegebene Speicherkapazitaet benoetigten Halbleiteroberflaeche bzw. eine Vergroesserung der einer vorgegebenen Halbleiteroberflaeche zuzuordnenden Speicherkapazitaet gewaehrleisten. ...U.S.WSuch a memory element is from the magazine "Electronics Letters", Vol. 12, No. 6, March 18, 1976, pages 140-141. The information stored in the memory element is given by the voltage on the electrode of the MIS storage capacitor located above the first insulating layer, compared to the reference potential supplied to the counter electrode via the strip-shaped area. Furthermore, an area is provided between the storage capacitor area and the field effect transistor, in which the first insulating layer covering the surface of the semiconductor layer is made significantly thicker than in the capacitor area. This prevents the inversion layer of the storage capacitor forming on the surface of the semiconductor layer from expanding as far as the drain region of the field effect transistor and thus short-circuiting the voltage representing the information. The memory element according to the invention is characterized by particularly simple structural features that can be implemented in a simple manner and ensure a very effective reduction in the semiconductor surface required for a given storage capacity or an increase in the storage capacity associated with a given semiconductor surface. ...ETC
Description
Die Erfindung bezieht sich auf ein in integrierter Schaltungstechnik aufgebautes Ein-Transistor-Speicherelement der im Oberbegriff des Patentanspruchs 1 angegebenen Art.The invention relates to a one-transistor memory element constructed using integrated circuit technology of the type specified in the preamble of claim 1.
Ein derartiges Speicherelement ist aus der Zeitschrift »Elektronics Letters«, Vol. 12, No. 6, 18.3. 1976, Seiten 140—141, bekannt. Unter einem Auswahl-MIS-Feldeffekttransistor wird dabei ein Transistor verstanden, dessen Gate-Elektrode durch eine Isolierschicht von der den Kanalbereich enthaltenden und mit entgegengesetzt dotierten, oberflächenseitigen Source- und Drain-Gebieten versehenen Halbleiterschicht getrennt ist. Sowohl die Gale-Elektrudc des Transistors als auch die für die eine Elektrode des Speieherkondensators vorgesehene, crsie elektrisch leitende Beschichtung bestehen dabei aus einer gut leitenden Halbleilerschichi, /.. Ii. aus Polysilizium. Ferner wird die oberflächenseitig in der Halbleitcrschicht angeordnete Gegenelektrode des Speichcrkoiidensaiors aus einer Inversionsschicht gebildet, die sich dem entgegengesetzt dotierten, streifcnförmigen Gebiet anschließt.Such a storage element is from the magazine "Electronics Letters", Vol. 12, No. 6, 3/18 1976, pages 140-141, known. Under a select MIS field effect transistor a transistor is understood, the gate electrode of which is covered by an insulating layer of the source and surface-side sources containing the channel region and being oppositely doped Drain areas provided semiconductor layer is separated. Both the Gale electrudc of the transistor and the electrically conductive coating provided for one electrode of the storage capacitor with a well-conducting semiconducting layer, / .. II. made of polysilicon. Furthermore, the surface side In the semiconductor layer arranged counter electrode of the storage battery sensor from an inversion layer formed, which are opposite to the doped, stripe-shaped Area connects.
Die in dem Speicherelement gespeicherte Information ist clinch die Spannung an der über der ersten Isolierschicht liegenden Elektrode des MIS-Speicherkon densators gegenüber dem über das streifenförmige Gebiet der Gegenelektrode zugeführten Bezugspotential gegeben. Weiterhin ist zwischen dem Spcicherkondensatorbereich und dem Feldeffekt transistor ein Bereich vorgesehen, in dem die die Oberfläche der Halbleiterschieht bedeckende, erste Isolierschicht wesentlich dikker ausgebildet ist als im Kondensatorbereich. Hierdurch wird verhindert, daß die sich an der OberflächeThe information stored in the memory element is clinch the voltage across the first insulating layer lying electrode of the MIS storage con capacitor with respect to the reference potential supplied via the strip-shaped area of the counter electrode given. Furthermore, there is an area between the storage capacitor area and the field effect transistor provided in which the first insulating layer covering the surface of the semiconductor layer is substantially thicker is designed as in the capacitor area. This prevents it from settling on the surface
to der Halbleiterschichi ausbildende Inversionsschicht des
Speicherkondensators bis zum dem Drain-Gebiet des Feldeffekttransistors hin ausdehnt und damit die die Information
darstellende Spannung kurzschließt.
Aufgabe vorliegender Erfindung ist es, bei einem solchen
Speicherelement die zur Verfügung stehende Speicherkapazität in bezug auf die hierfür benötigte Halbleitcrfläche
zu vergrößern.The inversion layer of the storage capacitor forming the semiconductor layer extends to the drain region of the field effect transistor and thus short-circuits the voltage representing the information.
The object of the present invention is to increase the available storage capacity in relation to the semiconductor area required for this in such a memory element.
Das wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen erreicht. This is achieved according to the invention by the measures specified in the characterizing part of claim 1 measures .
Das Speicherelement nach der Erfindung zeichnet sich dabei durch besonders einfache strukturelle Merkmale aus, die in einfacher Weise realisierbar sind und eine sehr wirksame Reduzierung der für eine vorgegebene Speicherkapazität benötigten Halbleiteroberfläche bzw. eine Vergrößerung der einer vorgegebenen Halbleiteroaerfläche zuzuordnenden Speicherkapazität gewährleisten.The memory element according to the invention is characterized by particularly simple structural features from, which can be realized in a simple manner and a very effective reduction of the for a given Storage capacity required semiconductor surface or an enlargement of a given one Ensure storage capacity to be allocated to the semiconductor surface.
Nachfolgend wird ein bevorzugtes Ausführungsbei-A preferred embodiment is given below.
jo spiel der Erfindung anhand der Zeichnung näher beschrieben. jo game of the invention described in more detail with reference to the drawing.
Das dargestellte Speicherelement besteht im einzelnen aus einer p-leitenden Halbleiterschicht 1, /.. B. aus Silizium, die an ihrer Oberfläche mit η-leitenden Diffusionsgebicten 2 bis 4 versehen ist, von denen 2 das Source-Gebiei und 3 das Drain-Gebiet eines Auswahl- MIS-Fcldeffekltransislors Γ bedeuten. Das Souree-Gcbiet 2 stellt gleichzeitig einen Teil einer in die Halbleiterschicht 1 eingebetteten, hochdotierten Bitleitiing dar.The memory element shown consists in detail of a p-conductive semiconductor layer 1, / .. B. made of silicon, which is provided on its surface with η-conductive diffusion areas 2 to 4, of which 2 the source region and 3 the drain region of a selection MIS-Fcldeffekltransislors Γ mean. The source area 2 simultaneously represents part of a highly doped bit line embedded in the semiconductor layer 1.
die mit einem Anschluß BL versehen ist. Eine mit 5 bezeichnete, durch eine Isolierschicht 6, z. B. aus SiOj, von der Halbleiteroberfläche getrennte Gate-Elektrode von Γ ist ihrerseits als Teil einer Worllcilung aufzufassen, die mit einem Anschluß IVZ. beschältet ist. Mit dem Drain-Gebiet 3 ist eine Elektrode 7 eines MLS-Speicherkondensators verbunden, dessen erste Gegenelektrode durch eine sich an der Oberfläche der Halbleitcrschicht 1 aufbauende Inversionsschicht 8 gebildet wird.^jesp Inversionsschicht 8 besteht aus Ladungsträgern, die aus dem η-leitenden Diffusionsgebiet 4 unter dem Einfluß einer an die Elektrode 7 angelegten positiven Spannung austreten. Dabei ist das Gebiet 4 über einen Anschluß 9 mit einem ersten Bezugspotential Um beschältet, so daß die Inversionsschicht 8 eine erste Bezugselektrode des MlS-Speicherkondensators darstellt.which is provided with a connection BL . A designated by 5, through an insulating layer 6, z. B. made of SiOj, separated from the semiconductor surface gate electrode of Γ is in turn to be understood as part of a Worllcilung that with a terminal IVZ. is coated. An electrode 7 of an MLS storage capacitor is connected to the drain region 3, the first counter-electrode of which is formed by an inversion layer 8 building up on the surface of the semiconductor layer 1 emerge under the influence of a positive voltage applied to the electrode 7. The region 4 is coated with a first reference potential Um via a terminal 9, so that the inversion layer 8 represents a first reference electrode of the MIS storage capacitor.
Die Elektrode 7 ist aus einer ersten elektrisch leitenden Beschichtung gebildet, die über einer ersten, die Oberfläche der Halblcilcrschichl 1 bedeckenden Isolierschicht 10, ζ. B. aus SiOj, aufgebracht ist. Falls die Iso-The electrode 7 is formed from a first electrically conductive coating over a first, the Surface of the insulating layer covering the half-filler layer 1 10, ζ. B. made of SiOj, is applied. If the iso-
W) licrschichten 6 und 10 Teile ein und derselben zunächst die gesamte Oberfläche von 1 bedeckenden Schuht sind, muß vor dem Aufbringen der Beschichtung 7 oberhalb des Drain-Gebietes 3 in dieser eine Ausnehmung vorgesehen werden, so daß die Beschichtung 7 dieW) layers 6 and 10 parts of the same initially the entire surface of the shoe covering 1 must be above prior to the application of the coating 7 of the drain region 3 are provided in this a recess so that the coating 7 the
h5 Oberfläche des Gebietes ) kontakten. Die Isolier schicht 10 ist innerhalb eines Zwischenbereiches, der das Drain-Gebiet 3 von dem Bereich der Elektroden 7 und K des Sneichcrkondensalors trennt, als eine Dickschu'hih5 surface of the area). The Isolier layer 10 is within an intermediate region which separates the drain region 3 from the region of the electrodes 7 and K of the Sneichcrkondensalors separates, as a Dickschu'hi
11 ausgebildet, die eine elektrische Trennung der Inversionsschicht 8 von dem Drain-Gebiet 3 bewirkt.11, which electrically isolates the inversion layer 8 caused by the drain region 3.
Die erste elektrisch leitende Beschichtung 7 ist durch eine zweite Isolierschicht 12. z. B. aus SiO_>, abgedeckt, über der eine zweite elektrisch !eilende Beschichtung 13 ·> aufgebracht ist. Die Beschichtung 13 weist dabei zweckmäßigerweise einen abgestuften, oberhalb der Dickschicht 11 angeordneten Teil 13a auf. der als Teil einer Leitung aulzufassen ist, die über einen bei 14 angedeuteten Anschluß mit einem zweiten Bezugspotential Um beschaltet ist. Somit stellt die Beschichtung 13 eine der Elektrode 7 gegenüberliegende, zweite Bezugselektrode des M IS-Speicherkondensators dar.The first electrically conductive coating 7 is covered by a second insulating layer 12. z. B. made of SiO_>, covered over which a second electrically flowing coating 13 ·> is applied. The coating 13 expediently has a stepped part 13 a arranged above the thick layer 11. which is to be grasped as part of a line which is connected to a second reference potential Um via a connection indicated at 14. The coating 13 thus represents a second reference electrode of the M IS storage capacitor opposite the electrode 7.
Die erste und/oder zweite elektrisch leitende Beschichtung 7 bzw. 13 kann entweder als eine metallische Beschichtung ausgebildet sein und insbesondere aus Aluminium bestehen, oder als eine Schicht aus stark dotiertem Halbleitermaterial, insbesondere Polysilizium, realisiert sein.The first and / or second electrically conductive coating 7 or 13 can either be a metallic one Be formed coating and in particular consist of aluminum, or as a layer of strong doped semiconductor material, in particular polysilicon, be realized.
Bei der Anordnung einer Mehrzahl solcher Ein-Transistor-Speicherelement auf einer einzigen Halbleiterschicht 1, beispielsweise im Rahmen einer Speichermatrix, sind die genannte Bitleitung und die Wortleitung jeweils mehreren Speicherelementen gemeinsam, wobei die Billeiliing z. B. allen Speicherelementen einer Ma- 2"> trixspalie und die Wortleitung allen Speicherelementen einer Matrixzeile zugeordnet sein können oder umgekehrt. Die über die Teile 13a mehrerer Speicherelemente verlaufende, an den Anschluß 14 geführte Leiterbahn ist dann mit besonderem Vorteil mehreren oder allen Speicherelementen gemeinsam. Analog hierzu können dann auch die n-dotierten Gebiete 4 der einzelnen Speicherelemente als Teile eines mehreren oder allen Elementen gemeinsamen, streifenförmigen, n-dotierten Gebietes ausgebildet sein, das einen für alle gemeinsamen Anschluß 9 aufweist.When arranging a plurality of such one-transistor memory elements on a single semiconductor layer 1, for example in the context of a memory matrix, said bit line and word line are each common to a plurality of memory elements, wherein the billing z. B. all memory elements of a Ma- 2 "> trixspalie and the word line can be assigned to all memory elements of a matrix line or vice versa. The conductor track which runs over the parts 13a of a plurality of storage elements and is led to the connection 14 is then common to several or all of the storage elements with particular advantage. Similarly, you can then also the n-doped regions 4 of the individual storage elements as parts of a strip-shaped, n-doped element common to several or all elements Area be formed which has a terminal 9 common to all.
Wird nun im Betrieb durch Anlegen einer positiven Spannung an den Anschluß WL der Transistor Tleitend geschaltet, so wird eine über den Anschluß BL der Bitleitung und damit dem Source-Gebiet 2 mitgeteilte Informationsspannung zum Zwecke des Einschreibens in das Speicherelement dein Drain-Gebiet 3 und damit der Elektrode 7 des MlS-Speicherkondensalors zugeführt. Nach dem Sperren von T ist diese Information dann gespeichert. Da der mit der Informationsspannung beaufsehlagten !elektrode 7 zwei Bezugsclektroden 8 und 13 zugeordnet sind, die auf den Bezugspotentialen Un\ und 1<ιι< liegen, wobei insbesondere auch [J1n = i/((jscin kann, erhalt man etwa die doppelte Speicherkapazität 2 C gegenüber der Ausführung, bei w der lediglich die Inversionsschicht 8 als einzige Bezugselektrode vorgesehen ist. Dies ist in der Zeichnung durch die beiden Kondensatorsymbole angedeutet. Beim Auslesen der gespeicherten Information wild T wieder leitend geschaltet und der Bitleitungsanschluß IJL mit einem an sich bekannten Lese- bzw. Regencrierverstärker verbunden.If the transistor is switched to Tc on during operation by applying a positive voltage to the connection WL , then an information voltage communicated via the connection BL of the bit line and thus the source area 2 for the purpose of writing into the memory element is the drain area 3 and thus the electrode 7 of the MIS storage capacitor is supplied. After locking T , this information is then saved. Since the beaufsehlagten with the information voltage! Electrode 7 two Bezugsclektroden 8 and 13 are assigned, which lie on the reference potentials Un \ and 1 <ιι <, in particular also [Y 1 n = i / ((jscin can, one obtains approximately twice the storage capacity 2 C compared to the version in which only the inversion layer 8 is provided as the only reference electrode. This is indicated in the drawing by the two capacitor symbols. When the stored information is read out, T is switched on again and the bit line connection IJL with a read known per se - or regeneration amplifier connected.
An die Stelle der Inversionsschicht 8 kann im Sinne der vorliegenden Erfindung auch eine entsprechende Verlängerung des Diffusionsgebictcs 4 in Richtung auf t>o das Drain-Gebiet 3 treten.In the context of the present invention, a corresponding one can also replace the inversion layer 8 Extension of the diffusion area 4 in the direction of t> o the drain area 3 occur.
Die bisher genannten Dotierungen des dargestellten Ausführungsbcispiels können auch so abgeändert werden, daß sich die Leitfähigkeiten der ein/einen Halblci-Ii rbereiche jeweils umkehren. ι,,The previously mentioned dopings of the shown Execution examples can also be modified in such a way that that the conductivities of the one half ci-Ii Reverse each area. ι ,,
liier/u I Blau ,'.eichnunuenliier / u I blue, '. eichnunuen
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2728927A DE2728927C2 (en) | 1977-06-27 | 1977-06-27 | One-transistor storage element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2728927A DE2728927C2 (en) | 1977-06-27 | 1977-06-27 | One-transistor storage element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2728927A1 DE2728927A1 (en) | 1979-01-18 |
| DE2728927C2 true DE2728927C2 (en) | 1984-06-28 |
Family
ID=6012467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2728927A Expired DE2728927C2 (en) | 1977-06-27 | 1977-06-27 | One-transistor storage element |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2728927C2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2844878A1 (en) * | 1978-10-14 | 1980-04-30 | Itt Ind Gmbh Deutsche | INTEGRATABLE INSULATION LAYER FIELD EFFECT TRANSISTOR |
| JPS5982761A (en) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | Semiconductor memory |
| JPS6014462A (en) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | Semiconductor memory element |
| FR2554954B1 (en) * | 1983-11-11 | 1989-05-12 | Hitachi Ltd | SEMICONDUCTOR MEMORY DEVICE |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2553591C2 (en) * | 1975-11-28 | 1977-11-17 | Siemens AG, 1000 Berlin und 8000 München | Memory matrix with one or more single-transistor memory elements |
-
1977
- 1977-06-27 DE DE2728927A patent/DE2728927C2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2728927A1 (en) | 1979-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8110 | Request for examination paragraph 44 | ||
| 8125 | Change of the main classification | ||
| 8126 | Change of the secondary classification | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition |