DE2641725A1 - Rectangular pulse generator with digital logic circuit - derives time symmetrical pulses applied to balancing circuit making them amplitude symmetrical - Google Patents

Rectangular pulse generator with digital logic circuit - derives time symmetrical pulses applied to balancing circuit making them amplitude symmetrical

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DE2641725A1 DE19762641725 DE2641725A DE2641725A1 DE 2641725 A1 DE2641725 A1 DE 2641725A1 DE 19762641725 DE19762641725 DE 19762641725 DE 2641725 A DE2641725 A DE 2641725A DE 2641725 A1 DE2641725 A1 DE 2641725A1
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Abstract

The limited number of generated pulses are time and amplitude symmetrical. They are derived from a time asymmetrical rectangular AC voltage containing a DC component. A digital logic circuit (FF1, G) derives time symmetrical pulse trains of specified duration from the rectangular time symmetrical AC voltage with a DC component, and from a control signal switching this AC voltage on and off. These pulse trains are applied to an electronic balancing circuit in which they alternately switch on two specified, equal voltages of opposite polarities.

Description

Schaltungsanordnung zur Erzeugung zeit- und amplitudensymmetrischerCircuit arrangement for generating time and amplitude symmetrical

Rechtecksignale Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung einer begrenzten Anzahl von zeit- und amplitudensymmetrischen Rechteckschwingungen aus einer gleichspannungsbehafteten zeitunsymmetrischen Rechteckwechselspannung Rechteckspannungen an den Ausgängen vieler heute gebräuchlicher Digitalschaltglieder besitzen einen Gleichspannungsanteil, der z.B. bei einem Rechtecksignal mit dem Verhältnis Impulsdauer/ Pausendauer = 1 der halben Impulsamplitude entspricht. Soll nun in bestimmten Anwendungsfällen aus derartigen Rechtecksignalen in einem nachfolgenden Tiefpaßfilter die Grundwelle ausgefiltert werden, wirkt sich der vorhandene Gleichspanntmgsanteil störend aus, da das Tiefpaßfilter gleichstromdurchlässig ist.Square-wave signals The invention relates to a circuit arrangement for Generation of a limited number of time and amplitude symmetrical square waves from a time-asymmetrical square-wave alternating voltage with DC voltage Square-wave voltages at the outputs of many digital switching elements in use today have a DC voltage component, which e.g. in the case of a square-wave signal with the Pulse duration / pause duration ratio = 1 corresponds to half the pulse amplitude. Intended to now in certain applications from such square-wave signals in a subsequent one If the fundamental wave is filtered out, the existing DC voltage component has an effect disturbing because the low-pass filter is direct current permeable.

Zur Unterdrückung der Gleichspannung kann dem Tiefpaßfilter ein gondensator vorgeschaltet werden, der sich auf den mittleren Gleichspannungswert auflädt, so daß am Eingang des Tiefpaßfilters nur noch die Wechselgröße ohne nennenswerten Gleichspannungsanteil auftritt. Wird allerdings das Rechtecksignal durch ein Steuersignal ständig ein- und ausgeschaltet, wie es zum Beispiel bei der Erzeugung von getasteten Hörtönen in Fernsprechanlagen erforderlich ist, kann sich der Kondensator nicht schnell genug umladen. Verandert man die Grenzfrequenz der RC-Kombination zu gunstigeren Einschwingzeiten wird das Rechtecksignal am Filtereingang sehr stark differenziert und die Amplitude der Sinusschwingung am Ausgang des Tiefpaßfilters wird frequenzabhängig.A capacitor can be used in the low-pass filter to suppress the DC voltage be connected upstream, which is charged to the mean DC voltage value, see above that at the input of the low-pass filter only the alternating quantity without any significant direct voltage component occurs. However, if the square-wave signal is constantly switched on by a control signal and switched off, as is the case, for example, with the generation of keyed audible tones Required in telephone systems, the capacitor cannot turn up quickly enough reload. If you change the cut-off frequency of the RC combination at cheaper ones Settling times, the square-wave signal at the filter input is very differentiated and the amplitude of the sinusoidal oscillation at the output of the low-pass filter becomes frequency-dependent.

Aufgabe der vorliegenden Erfindung ist es, unter Vermeidung der oben beschriebenen gleichstrommäßigen Kondensatorentkopplung aus einer gleichspannwngsgbimEteten zeitunsymmetrischen Rechteckwechselspannung eine begrenzte Anzahl von zeit- und amplitudensymmetrischen Rechteckschwingungen zur Ansteuerung eines Tiefpaßfilters zu erzeugen.The object of the present invention is to avoid the above DC capacitor decoupling from a DC voltage supply as described time-asymmetrical square wave alternating voltage a limited number of time and amplitude-symmetrical square waves for controlling a low-pass filter to create.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß in einer digitalen Verknüpfungsschaltung aus der gleichspannungsbehafteten zeitunsymmetrischen Rechteckwechselspannung und einem Steuersignal zum Ein- und Ausschalten dieser RechtecPIrechselspannung aus zeitsymmetrischen Rechteckschwingungen bestehende Impuls serien bestimmt er Dauer gebildet werden, und daß diese Impulsserien einer Symmetrierschaltung zugeführt werden, in welcher sie zwei vorgegebene gleichgroße aber entgegengesetzt gerichtete Spannungen abwechselnd wirksam schalten.According to the invention, this object is achieved in that in a digital Combination circuit from the DC voltage-afflicted time-asymmetrical square-wave AC voltage and a control signal for switching this right-back voltage on and off He determines pulse series consisting of time-symmetrical square waves Duration are formed, and that this series of pulses is fed to a balancing circuit in which they have two given equal but oppositely directed Activate voltages alternately.

3ei der Schaltungsnnordnung gemäß der Erfindung wird in einem ersten Schritt die Eingangs spannung in eine zeitsymmetrische Rechteckwechselspannung umgeformt und in einem daran anschließenden Schritt in eine amplitudensymmetrische Rechteckspannung. Dabei wird gleichzeitig die zeitsymmetrische Rechteckwechselspannung durch ein Steuersignal an- und abgeschaltet. Die erfindungsgemäße Schaltungsanordnung hat den Vorteil, daß nach Abschalten der Rechteckwechselspannung durch das Steuersignal am Ausgang der Symmetrierschaltung G-Potential anliegt, so daß auch am Ausgang eines nachgeschalteten Filters keine Spannung ansteht. Mit Hilfe der erfindungsgemäßen Schaltungsanordnung kann also auf einfache Weise eine gleich£pannungsîreie, mit einem Impulamuster modulierte und amplitudensymmetrische Rechtec'echselspannung aus einer gleichspannungsbehafteten zeitunsymmetrischen Rechteckwechselspannung ohne Verwendung von Koppelkondensatoren und Ubertragern erzeugt werden, so daß die bekannten Nachteile und die damit verbundene frequenzabhängige Dämpfung und Impulsverformung vermieden werden können.3ei the circuit arrangement according to the invention is in a first Step the input voltage is converted into a time-symmetrical square-wave alternating voltage and in a subsequent step into an amplitude-symmetrical square-wave voltage. At the same time, the time-symmetrical square-wave AC voltage is generated by a control signal on and off. The circuit arrangement according to the invention has the advantage that after switching off the square wave AC voltage by the control signal at the output the balancing circuit G potential is applied, so that also at the output of a downstream There is no voltage present in the filter. With the help of the circuit arrangement according to the invention can thus in a simple way an equal tension-free, modulated with an impulse pattern and amplitude-symmetrical right-hand AC voltage from a DC voltage time-asymmetrical square-wave alternating voltage without the use of coupling capacitors and transmitters are generated, so that the known disadvantages and the associated frequency-dependent damping and pulse deformation can be avoided can.

Eine Ausgestaltung der Schaltungsanordnung gemäß der Erfindung ist dadurch gekennzeichnet, daß in der digitalen Verknüpf-ungsschaltung zwei Impulsserien zur Ansteuerung der Symmetrierschaltung gebildet werden, welche um eine halbe Periode gegeneinander verschoben sind.An embodiment of the circuit arrangement according to the invention is characterized in that there are two series of pulses in the digital logic circuit to control the balancing circuit are formed, which by half a period are shifted against each other.

Erfindungsgemäß kann die digitale Verknüpfungsschaltung aus einen taktgesteuerten JK-Flipflop und einem UND-Gatter bestehen, wobei das Steuersignal jeweils einem Eingang des JK-Flipflops und einem Eingang des UND-Gatters zugeführt wird und der Q-Ausgang des JK-Fiipflops mit dem zweiten Eingang des UMD-Gatters verbunden ist. Eine derartige Verknüpfungsschaltung zeichnet sich durch einen einfachen Aufbau aus, besitzt aber den Machteil, daß bedingt durch das Ein und Ausschalten die beginnende und die abschließende Halbperiode einer Impulsserie in ihrer zeitlichen Länge nicht vollständig vorhanden sind.According to the invention, the digital logic circuit can consist of one clock-controlled JK flip-flop and an AND gate, with the control signal fed to one input of the JK flip-flop and one input of the AND gate and the Q output of the JK flop to the second input of the UMD gate connected is. Such a logic circuit is characterized by a simple one Construction from, but has the disadvantage that due to the switching on and off the beginning and the final half-period of a pulse series in their temporal Length are not completely available.

Ist das durch die Unvollständigkeit der Halbperioden entstehende unerwünschte Tastspektrum nachteilig, so kann gemäß einer Weiter bildung der Erfindung die digitale Verknüpfungsschaltung aus zwei taktsyncron gesteuerten JK-Flipflop 5 bestehen, wobei das Steuersignal einem Eingang des JK-Flipflops zugeführt wird und der Q-Ausgang dieses Flipflops mit dem entsprechenden wingang des zweiten Flipflops verbunden ist Bei dieser Anordnung ist garantiert, daß nur vollständige Halbperioden erzeugt werden.Is that undesirable resulting from the incompleteness of the half-periods Detrimental tactile spectrum, so can according to a further development of the invention, the digital Logic circuit consist of two clock syncronically controlled JK flip-flops 5, wherein the control signal is fed to an input of the JK flip-flop and the Q output this flip-flop is connected to the corresponding wingang of the second flip-flop With this arrangement it is guaranteed that only complete half-periods are generated will.

Diese und weitere zweckmäßige Ausges-taltungen der erfindungsgemäßen Schaltungsanordnung werden anhand der Beschreibungen der Figuren 1 bis 6 näher erlätert.These and other expedient refinements of the invention Circuit arrangements are explained in more detail using the descriptions of FIGS. 1 to 6.

Fig. 1 zeigt den Aufbau einer digitalen Verknüpfungsschaltung, bestehend aus einem JTw-rlipflop und einem UND-Gatter, Fig. 2 zeigt das zugehörige Impulsdiagramm.Fig. 1 shows the structure of a digital logic circuit, consisting from a JTw flip-flop and an AND gate, Fig. 2 shows the associated timing diagram.

Fig. 3 zeigt eine Verknüpfungsschaltung, bestehend-aus zwei taktsyncron gesteuerten JK-Flipflops, Fig. 4 zeigt das dazugehörige Impulsdiagramm.Fig. 3 shows a logic circuit, consisting of two clock syncron controlled JK flip-flops, Fig. 4 shows the associated timing diagram.

Fig. 5 zeigt den Aufbau einer Symmetrierschaltung mit Transistoren, Fig. 6 zeigt den Aufbau einer Symmetrierschaltung mit einem Summierverstärker und Fig. 7 zeigt die möglichen Schaltungskombinationen zwischen den hier beispielhaft beschriebenen Verknüpfungs- und Symmetrierschaltungen.Fig. 5 shows the structure of a balancing circuit with transistors, Fig. 6 shows the structure of a balancing circuit with a summing amplifier and Fig. 7 shows the possible circuit combinations between the here by way of example linkage and balancing circuits described.

In Fig. 1 ist ein Ausführungsbeispiel einer Verknüpfungsschaltung, bestehend aus einem JK-Flipflop und einem UND-Gatter gezeigt. In Fig. 2 ist das dazugehörige Impulsdiagramm dargestellt.In Fig. 1 is an embodiment of a logic circuit, consisting of a JK flip-flop and an AND gate. In Fig. 2 this is associated pulse diagram shown.

Diesem impulsdiagramm ist zu entnehmen, daß bei äedem Zustandswechsel des Steuersignals St am Ausgang von 2, welcher durch die UND-Verknüpfung der beiden Signale Q1 und St bewirkt wird, unvollständige Halbperioden entstehen. Die Ausgangssignale Q1 und Q1 sind mit dem Taktsignal T, welches die gleichspannungsbehaftete zeitunsymmetrische Rechteckwechselspannung darstellt, phasensynchron und erzeugen damit nur vollständige Halbperioden.This pulse diagram shows that with every change of state of the control signal St at the output of 2, which is generated by the AND operation of the two Signals Q1 and St is caused, incomplete half-periods arise. The output signals Q1 and Q1 are with the clock signal T, which is the time-asymmetrical with DC voltage Represents square wave alternating voltage, phase synchronous and thus only generate complete Half periods.

Die in der in Fig. 1 dargestellten Verknüpfungsschaltung erzeugten unvollständigen Halbperioden und die damit vorhandenden unerwünschten Taktspektren werden bei der in Fig. 3 gezeigten Verknüpfungsschaltung vermieden. Bei dieser Schaltung werden zwei JK-r.lipflo2s FF3 und FF4 verwendet, die ohne zusätzlichen Baueileaufwand so miteinander verbunden sind, daß sich das in Fig. 4 gezeigte Impulsdiagramm ergibt. AUS diesem Impulsdiagramm ist zu ersehen, daß nur vollständige Halbperioden an den Ausgängen 7 und 24, auch bei nicht phasensynchronem Schalten des Steuersignals St mit dem Taktsignal T, entstehen.The generated in the logic circuit shown in FIG incomplete half-periods and the unwanted clock spectra that this entails are avoided in the logic circuit shown in FIG. With this circuit two JK-r.lipflo2s FF3 and FF4 are used, without additional components are connected to one another in such a way that the pulse diagram shown in FIG. 4 results. From this timing diagram it can be seen that only complete half-periods at the Outputs 7 and 24, even if the control signal St is not switched in phase with the clock signal T arise.

In den Figuren 5 und 6 sind zwei Ausführungsbeispiele einer Symmetrierschaltung gemäß der Erfindung gezeigt, in Fig. 5 eine Symmetrierschaltung mit Transistoren, in Fig. 6 eine Symmetrierschaltung mit einem Summierverstärker. Dabei hat die in Fig. 6 gezeigte Schaltung den großen Vorteil, daß ihr 4usgangsinnenwiderstand vernachlässigbar klein ist. Beiden Symmetrierschaltungen ist gemeinsam, daß die beiden Betriebsspannungen UBatt+ und UBatt- annähernd gleich groß und möglichst stabil sein müssen, damit ein konstantes amplitudensymmetrisches Ausgangssignal erzeugt wird.FIGS. 5 and 6 show two exemplary embodiments of a balancing circuit shown according to the invention, in Fig. 5 a balun with transistors, in Fig. 6 a Balancing circuit with a summing amplifier. The circuit shown in FIG. 6 has the great advantage that its internal output resistance is negligibly small. Both balancing circuits have in common that the both operating voltages UBatt + and UBatt- are approximately the same and as possible must be stable so that a constant amplitude symmetrical output signal is produced.

Die in Fig. 5 gezeigte Symmetrierschaltung besteht im wesentlichen aus Transistoren sowie einem Widerstandsnetzwerk. Wie aus der Figur zu entnehmen ist, schalten abwechselnd die Transistoren T4 und T5 die stabilisierten Spannungen UBatt+ und UBatt über die Spannungsteiler R1-R3 und R2-R3 durch. Die Ausgangsspannung ux wird dabei am Widerstand R3 erzeugt.The balancing circuit shown in Fig. 5 consists essentially of transistors and a resistor network. As can be seen from the figure is, the transistors T4 and T5 alternately switch the stabilized voltages UBatt + and UBatt through the voltage dividers R1-R3 and R2-R3. The output voltage ux is generated at resistor R3.

PUr die Ausgangs spannung ux = O können entweder beide Transistoren T4 und T5 gesperrt sein oder beide @ leitend sein. Es ist für das Ausgangssignal ux = G der Zustand, daß beide Transistoren gesperrt sind, vorzuziehen, weil dabei kein unnötiger Querstrom durch die beiden Transistoren T4 und T5 fließt. Das O-Potential wird über den Widerstand R3 an den Ausgang gelegt, während beide Ausgangstransistoren gesperrt sind. Die weiteren Transistoren T1 bis T3 dienen der Anpassung an eine vorgeschaltete Logik, wobei im Ausführungsbeispiel davon ausgegangen ist, daß es sich um eine TTL-Logik handeln soll Die beiden Transistoren T1 und T2 könnten in einem solchen Fail auch durch TTL-Schnittstellengatter ersetzt werden. Die Ansteuerung der beiden Eingänge El und E2 geschieht durch die digitale Verknüpfungsschaltung entweder mit den Ausgangssignalen Q1 und Q2 oder QD und Q4.PUr the output voltage ux = O can either be both transistors T4 and T5 are blocked or both are @ conductive. It's for the output signal ux = G the state that both transistors are blocked, to be preferred because this no unnecessary cross current flows through the two transistors T4 and T5. The O potential is applied to the output via resistor R3, while both output transistors are locked. The other transistors T1 to T3 are used to adapt to a upstream logic, it being assumed in the exemplary embodiment that it to be a TTL logic The two transistors T1 and T2 could be in such a fail can also be replaced by TTL interface gates. The control the two inputs El and E2 is done by the digital logic circuit either with the output signals Q1 and Q2 or QD and Q4.

Die in Fig. 6 dargestellte Symmetrierschaltung besteht aus einem integrierten Operationsverstärker, zwei Transistoren und einem Widerstandsnetzwerk. Während der Strom in den invertierenden Eingang des Operationsverstärkers vernachlässigbar klein ist, wird am Ausgang des 0perationsverstarkers eine Spannung ux erzeugt, die durch den Widerstand R6 einen Strom treibt, der cer Summe der Eingangsströme durch die Widerstände R7, R8 und R9 entspricht. Dabei steuern die beiden Transistoren T6 und T7 den Summenstrom durch die obengenannten Widerstände des Widerstandsnetzwerkes. Diese in Fig. 6 beschriebene Symmetrierschaltung eist durch die starke Gegenkopplung des Operationsverstärkers einen vernachlässigbar kleinen Ausgangsinnenwideri stand auf. Dabei kaun die Amplitude der Ausgangsspannung durch einfaches Verändern des Gegenkopplungswiderstandes R6 verändert werden.The balancing circuit shown in Fig. 6 consists of an integrated Operational amplifier, two transistors and a resistor network. During the Current in the inverting input of the operational amplifier is negligibly small is, a voltage ux is generated at the output of the operation amplifier, which by the resistor R6 drives a current that is the sum of the input currents through the Resistors R7, R8 and R9 is equivalent to. The two transistors control this T6 and T7 the total current through the above resistors of the resistor network. This balancing circuit described in FIG. 6 is due to the strong negative feedback of the operational amplifier had a negligibly small output internal resistance on. The amplitude of the output voltage can be determined by simply changing the Negative feedback resistance R6 can be changed.

Bei Verwendung der in Fig. 6 beschriebenen Symmetrierschaltung können ebenfalls die beschriebenen Verknüpfungsschaltungen verwendet werden, jedoch müssen den Eingängen E3 und E4 der Symmetrierschaltung die Ausgangssignale Q1 und Q2 bzw. Q3 und ot der Verknüpfungsschaltungen zuge führt werden.When using the balancing circuit described in Fig. 6 can the logic circuits described can also be used, but must the inputs E3 and E4 of the balancing circuit the output signals Q1 and Q2 or Q3 and ot of the logic circuits are supplied.

In Fig. 7 sind die Möglichkeiten des Zusammenschaltens der beschriebenen Verknüpfungsschaltungen mit beschriebenen Symmetrierschaltungen noch einmal dargestellt.In Fig. 7 the options for interconnection are described Logic circuits with described balancing circuits are shown again.

7 Figuren 6 Patentansprüche L e e r s e i t e7 figures 6 claims L e r s e i t e

Claims (7)

Patentansprüche (½.) Schaltungsanordnung zur Erzeugung einer begrenzten Anzahl von zeit- und amplitudensymmetrischen Rechteckschwingungen aus einer gleichspannungsbehafteten zeitunsymmetrischen Rechteckwechselspannungg dadurch gekennzeichnet, daß in einer digitalen Verknüpfungsschaltung (FF1, G; FF3, FF4) aus der gleichspannungsbehafteten zeitunsymmetrischen Rechteckwechsel spannung und einem Steuersignal zum Ein- und Ausschalten dieser Rechteckwechselspannung aus Zeitsymmetrischen Rechteckschwingungen bestehende Impulsserien bestimmter Dauer gebildet werden und daß diese Impulsserien einer Symmetrierschaltung (TI-T5; T6, T7, OP) zugeführt werden in welcher sie zwei vorgegebene gleichgroße aber entgegengesetzt gerichtete Spannungen (UBatt+,UBatt-) abwechselnd wirksam schalten.Claims (½.) Circuit arrangement for generating a limited Number of time- and amplitude-symmetrical square waves from a DC voltage-afflicted time-asymmetrical square wave alternating voltage characterized in that in one digital logic circuit (FF1, G; FF3, FF4) from the DC voltage time-asymmetrical square wave alternating voltage and a control signal for input and Switching off this square-wave alternating voltage from time-symmetrical square waves existing pulse series of a certain duration are formed and that these pulse series a balancing circuit (TI-T5; T6, T7, OP) are fed in which they two specified voltages of the same size but oppositely directed (UBatt +, UBatt-) Activate alternately. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet. 2. Circuit arrangement according to claim 1, characterized in that. daß in der digitalen Verknüpfungsschaltung (FF1, G; FF3, FF4) zwei Impuisserien zur Ansteuerung der Symmetrierschaltung (T1-T5; T6, T7, OP) gebildet werden, welche um eine halbe Periode gegeneinander verschoben winde 3. Schaltungsanordnung nach Anspruch 1 oder 2 dadurch gekennzeichnet. daß die digitale Verknüpfungsschaltung aus einem taktgesteuerten JK-Flipflop (FF1) und einem UND-Gatter (G) besteht, wobei das Steuersignal jeweils einem Eingang des JK-Flipflops (FF1) und einem Eingang des UND=Gatters (G) zugeführt wird und der Q-Ausgang des JK-Flipflops (FF1) mit dem zweiten Eingang des UND-Gatters verbunden ist. that in the digital logic circuit (FF1, G; FF3, FF4) two Pulse series for controlling the balancing circuit (T1-T5; T6, T7, OP) are formed are shifted by half a period against each other wind 3. Circuit arrangement according to claim 1 or 2 characterized. that the digital logic circuit consists of a clock-controlled JK flip-flop (FF1) and an AND gate (G), wherein the control signal each to an input of the JK flip-flop (FF1) and an input of the AND = gate (G) and the Q output of the JK flip-flop (FF1) with is connected to the second input of the AND gate. 4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die digitale Verknüpfungsschaltung aus zwei taktsynchron gesteuerten JK-Flipflops (FF3, FF4) besteht, wobei das Steuersignal einem Eingang des ersten JK-Flipflops (FF3) zugeführt wird und der Q-Ausgang dieses Flipflops mit dem entsprechenden Eingang des zweiten Flipflops (FF4) verbunden ist.4. Circuit arrangement according to claim 1 or 2, characterized in that that the digital logic circuit consists of two clock-synchronously controlled JK flip-flops (FF3, FF4), the control signal being an input of the first JK flip-flop (FF3) and the Q output of this flip-flop with the corresponding input of the second flip-flop (FF4) is connected. 5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß in der Symmetrierschaltung (T1-T5) die entgegengesetzt gerichteten Spannungen durch zwei am Ausgang in Emitterschaltung wechselseitig in Sättigung gesteuerte komplementäre Transistoren (T4, T5), die Jeweils auf einen Spannungsteiler (R1-R3, R2-R3) mit einem gemeinsamen Widerstand (R3) arbeiten, wirksam geschaltet werden.5. Circuit arrangement according to one of claims 1 to 4, characterized in that that in the balancing circuit (T1-T5) the oppositely directed voltages by two at the output in emitter circuit alternately controlled in saturation complementary transistors (T4, T5), each on a voltage divider (R1-R3, R2-R3) work with a common resistor (R3) can be effectively switched. 6. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als Symmetrierschaltung (T6, T7, OP) ein Summierverstärker (op) verwendet wird, welcher über ein mit zwei in Sättigung gesteuerten Transistoren (T6, T7) ausgestatteten Summiernetzwerk angesteuert wird.6. Circuit arrangement according to one of claims 1 to 4, characterized in that that a summing amplifier (op) is used as the balancing circuit (T6, T7, OP), which is equipped with two transistors (T6, T7) controlled in saturation Summing network is controlled. 7. Schaltungsanordnung nach Anspruch 5 und 6, dadurch gekennseichnet daß die Symmetrierschaltung mit Transistoren (T1-T5) und die Symmetrierschaltung mit Summierverstärker (T6, T7, OP) so miteinander kombiniert werden, daß die beiden Spannungsteiler (RI-R3, R2-R3) aus der Symmetrierschaltung mit Transistoren (T1-T5) das Summiernetzwerk für den Summierverstärker (OP) bilden, wobei der gemeinsame Widerstand (R3) aus den beiden Spannungsteilern (R1-R3, R2-R3) als Gegenkopplungswiderstand (R6) verwendet wird.7. Circuit arrangement according to claim 5 and 6, characterized thereby that the balancing circuit with transistors (T1-T5) and the balancing circuit with summing amplifier (T6, T7, OP) are combined with each other in such a way that the two Voltage divider (RI-R3, R2-R3) from the balancing circuit with transistors (T1-T5) form the summing network for the summing amplifier (OP), the common Resistor (R3) from the two voltage dividers (R1-R3, R2-R3) as a negative feedback resistor (R6) is used.
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