DE2620814B2

DE2620814B2 - Process for the production of a dielectrically insulated support for integrated semiconductor circuits

Info

Publication number: DE2620814B2
Application number: DE19762620814
Authority: DE
Inventors: Akio Mimura; Takaya Suzuki; Seturo Yagiyu
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1975-05-12
Filing date: 1976-05-11
Publication date: 1978-04-06
Also published as: JPS5411231B2; DE2620814C3; CA1059647A; DE2620814A1; JPS51131280A

Description

- 40 - 40

genügt.enough.

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Die Erfindung bezieht sich auf ein Verfahren der im Oberbegriff des Patentanspruchs 1 vorausgesetzten Art.The invention relates to a method of the type required in the preamble of claim 1.

Bei einer integrierten Halbleiterschaltung ist es, damit Schaltungselemente, wie z. B. Widerstände, Dioden, Transistoren, Thyristoren u. dgl, integriert unter gegenseitiger elektrischer Isolation gebildet werden können, erforderlich, voneinander eine große Zahl von Inselbereichen, in denen diese Schaltungselemente gebildet werden, und auch jeden Inselbereich von einem die Inselbereiche tragenden Trägerbereich zu isolieren. Nach einem der bekannten Isolierverfahren werden dielektrische Materialien verwendet, und eine nach diesem Verfahren hergestellte Unterlage wird »mittels bo dielektrischer Isolation unterteilte Unterlage« oder einfach »dielektrisch isolierte Unterlage« genannt.In a semiconductor integrated circuit, so that circuit elements such. B. resistors, diodes, Transistors, thyristors and the like can be formed integrated with mutual electrical isolation, required from each other a large number of island areas in which these circuit elements are formed and also to isolate each island area from a carrier area carrying the island areas. One of the known isolation methods uses dielectric materials, and one after Underlay produced using this method is »using bo dielectric isolation subdivided pad "or simply called" dielectrically isolated pad ".

Die dielektrisch isolierte Unterlage erleidet jedoch während ihres Herstellungsverfahrens Krümmungsdeformationen, und bei der Herstellung von integrierten Halbleiterschaltungen ergeben sich daher verschiedene Fehler, wie Risse in der Unterlage, eine verschlechterte Genauigkeit der Metallabscheidung für die Elektroden, eine Verschlechterung der Durchbruchsspannung und Fluktuationen der Eigenschaften der Schaltungselemente. However, the dielectrically insulated base suffers from curvature deformations during its manufacturing process, and in the manufacture of semiconductor integrated circuits, therefore, different ones arise Defects such as cracks in the substrate, a deteriorated accuracy of the metal deposition for the electrodes, a deterioration in breakdown voltage and fluctuations in the characteristics of the circuit elements.

Die älteren DT-OS 24 58 680 und 25 55 155 der Anmelderin erläutern im einzelnen die Ursachen der Krümmungsdeformationen der dielektrisch isolierten Unterlage und schlagen als Gegenmaßnahme das im Oberbegriff des Patentanspruchs 1 angegebene Verfahren vor, bei dem zur Vermeidung der Krümmungsdeformationen auf der die mit dem Nutenmuster versehene Hauptoberfläche des einkristallinen Halbleiterplättchens bedeckenden dielektrischen Schicht als Trägerschicht eine abwechselnde Schichtenfolge von wenigstens zwei polykristallinen Halbleiterschichten und wenigstens einer die Diffusion von Sauerstoff verhindernden Schicht in der Weise abgeschieden wird, daß die äußerste Schicht eine polykristalline Halbleiterschicht ist, wobei die Zahl der polykristallinen Halbleiterschichten nach der DT-OS 25 55 155 drei bis zwölf beträgt.The older DT-OS 24 58 680 and 25 55 155 of the applicant explain in detail the causes of the Curvature deformations of the dielectrically insulated base and suggest the im as a countermeasure The preamble of claim 1 provides a method in which to avoid the curvature deformations on the main surface of the single-crystal semiconductor chip provided with the groove pattern covering dielectric layer as a carrier layer an alternating layer sequence of at least two polycrystalline semiconductor layers and at least one preventing the diffusion of oxygen Layer is deposited in such a way that the outermost layer is a polycrystalline semiconductor layer is, the number of polycrystalline semiconductor layers according to DT-OS 25 55 155 three to is twelve.

Ein Verfahren der im Oberbegriff des Patentanspruchs 1 genannten Art ist außerdem aus der DT-OS 20 50 474 bekannt, doch dient dort die abwechselnde Schichtenfoige von polykristallinen Halbleiterschichten und Siliziumdioxidschichten auf der mit einem Taschenmuster versehenen Oberfläche der monokristallinen Halbleiterscheibe zur Bildung eines Tiefensnzeigemusters, so daß nach Beschichtung der die Schichtenfolge tragenden Oberfläche mit polykristallinem Halbleitermaterial beim Polieren der anderen Oberfläche zur Bildung einkristalliner Halbleiterinselbereiche das Freilegen der Kanten der abwechselnd aufgebrachten Schichten eine Überwachung des Poliervorganges bis zu einer bestimmten genauen Dicke und außerdem eine Senkung der Streukapazität zwischen benachbarten Halbleiterinselbereichen ermöglicht. Auf eine Vermeidung der Krümmung der dielektrisch isolierten Unterlage durch unterschiedliche Ausdehnungskoeffizienten oder Sauerstoffdiffusion geht die DT-OS 20 50 474 dagegen nicht ein.A method of the type mentioned in the preamble of claim 1 is also from the DT-OS 20 50 474 known, but the alternating layer shape of polycrystalline semiconductor layers is used there and silicon dioxide layers on the pocketed surface of the monocrystalline Semiconductor wafer for the formation of a depth display pattern, so that after the coating of the layer sequence supporting surface with polycrystalline semiconductor material when polishing the other surface Formation of monocrystalline semiconductor island areas exposing the edges of the alternately applied Layers a monitoring of the polishing process up to a certain exact thickness and also a Reduction of the stray capacitance between adjacent semiconductor island areas allows. An avoidance the curvature of the dielectrically insulated base due to different expansion coefficients or oxygen diffusion is not included in DT-OS 20 50 474.

Andererseits ist es aus der US-PS 37 69 562 für ein dielektrisch isoliertes Halbleiterbauelement bekannt, die als Trägerschicht dienende polykristalline Halbleiterschicht durch Ätzen oder Läppen ganz oder teilweise zu entfernen, um insbesondere die thermische Isolation zu verbessern bzw. eine ebene Oberfläche zu erhalten. Dabei werden W-förmige Nuten vorgesehen. Um eine Vermeidung der Krümmung der dielektrisch isolierten Unterlage durch Sauerstoffdiffusion geht es auch in der US-PS 37 69 562 nicht.On the other hand, it is known from US-PS 37 69 562 for a dielectrically insulated semiconductor component, the polycrystalline semiconductor layer serving as a carrier layer by etching or lapping entirely or to be partially removed, in particular to improve the thermal insulation or to create a flat surface obtain. W-shaped grooves are provided. To avoid the curvature of the dielectric insulated base by oxygen diffusion is not possible in US Pat. No. 3,769,562.

Im Rahmen der Erfindungen nach den älteren DT-OS 24 58 680 und 25 55 155 wurde bestätigt, daß in dieser Weise die dielektrisch isolierte Unterlage als solche von den Krümmungsdeformationen befreit wird, daß jedoch einige Nachteile bei der Herstellung von integrierten Halbleiterschaltungen übrigbleiben.In the context of the inventions according to the older DT-OS 24 58 680 and 25 55 155 it was confirmed that in this Way, the dielectrically insulated base as such is freed from the curvature deformations, but that some disadvantages remain in the manufacture of semiconductor integrated circuits.

Es sollen nun diese Nachteile anhand der das Herstellungsverfahren nach den älteren Patentanmeldungen veranschaulichenden F i g. 1 erläutert werden.These disadvantages are now to be found on the basis of the manufacturing process according to the earlier patent applications illustrative FIG. 1 will be explained.

Wie in F i g. 1 a dargestellt ist, wird nach thermischer Oxydation einer Hauptoberfläche eines einkristallinen N-Siliziumplättchens 1 ein Netz- oder Gitter-Muster-Trennkanal 2 auf der Oberfläche durch Fotoätzen gebildet.As in Fig. 1 a is shown, after thermal oxidation of a main surface of a monocrystalline N silicon wafer 1 is a mesh or grid pattern separating channel 2 formed on the surface by photo-etching.

Danach erzeugt man erneut eine dielektrisch isolierende Siliziumoxidschicht 3 auf der Hauptoberfläche des Plättchens durch Erhitzen. Anschließend bildet man darauf, wie in Fig. Ib dargestellt ist, in einemA dielectrically insulating silicon oxide layer 3 is then produced again on the main surface the plate by heating. Then one forms on it, as shown in Fig. Ib, in one

Dampfwachstums-Reaktionsofen eine dicke polykristalline Siliziumschicht 4a, danach eine Siliziumoxidschicht 5a, eine dünne polykristalline Siliziumschicht Ab, eine Siliziumoxidschicht 5b zum Verhindern der Sauerstoffdiffusion und eine polykristalline Siliziumschicht Ac in der genannten Reihenfolge übereinander in Form eines Laminats.Steam growth reaction furnace, a thick polycrystalline silicon layer 4a, then a silicon oxide layer 5a, a thin polycrystalline silicon layer Ab, a silicon oxide layer 5b for preventing oxygen diffusion and a polycrystalline silicon layer Ac in the order mentioned, one on top of the other in the form of a laminate.

Die abwechselnde Laminierung der polykristallinen Siliziumschichten Aa bis Ac und der Siliziumoxidschichten 5a und 5b läßt sich leicht unter zeitweiligem Zuführen von Wasserdampf oder Kohlendioxid in den Reaktionsofen während der thermischen Zersetzung von Trichlorsilan oder Tetrachlorsilan zwecks Reaktion von thermisch zersetztem Silizium mit Sauerstoff herstellen.The alternating lamination of the polycrystalline silicon layers Aa to Ac and the silicon oxide layers 5a and 5b can be easily produced by temporarily supplying steam or carbon dioxide into the reaction furnace during the thermal decomposition of trichlorosilane or tetrachlorosilane for the reaction of thermally decomposed silicon with oxygen.

Durch Regulieren der Zahl der abwechselnden Laminatschichten, d. h. der polykristallinen Siliziumschichten Aa bis 4cund der Siliziumoxidschichten 5a und 5b, der Dkke der einzelnen Schichten und der Dampfwachstumstemperatur läßt sich die Krümmungsdeformation des einkristallinen Siliziumplättchens 1 aufgrund des Unterschiedes der Wärmeausdehnungskoeffizienten zwischen den verschiedenen Schichten auf Null reduzieren.By regulating the number of alternating laminate layers, that is, the polycrystalline silicon layers Aa to 4c and the silicon oxide layers 5a and 5b, the thickness of the individual layers and the vapor growth temperature, the curvature deformation of the monocrystalline silicon wafer 1 due to the difference in the coefficients of thermal expansion between the various layers can be reduced to zero.

Unter Verwendung der flachen Boden-Hauptoberfläche des einkristallinen Siliziumplättchens 1 als Bezugsfläche wird die polykristalline Siliziumschicht Ac flach auf ein durch eine Strichpunktlinie in Fig. Ib angedeutetes Niveau A poliert. Anschließend wird unter Verwendung der eingeebneten Oberfläche der polykristallinen Siliziumschicht Ac das einkristalline Siliziumplättchen 1 flach auf ein durch eine Strichpunktlinie bezeichnetes Niveau B poliert, um dadurch eine Anzahl von einkristallinen Siliziuminselbereichen la, \b,..., Xn zu erhalten, die untereinander mittels der vorher gebildeten Siliziumoxidschicht 3 isoliert getrennt sind.Using the flat bottom main surface of the monocrystalline silicon wafer 1 as a reference surface, the polycrystalline silicon layer Ac is polished flat to a level A indicated by a dot-dash line in FIG. Subsequently, using the planarized surface of the polycrystalline silicon layer Ac, the monocrystalline silicon wafer 1 is polished flat to a level B indicated by a dot-dash line to thereby obtain a number of monocrystalline silicon island regions la, \ b, ..., Xn , which are mutually linked by means of the previously formed silicon oxide layer 3 are isolated separated.

Beim Erzeugen der Schaltungselemente in der Mehrzahl von einkristallinen Siliziuminselbereichen la, \b, ..., In durch Diffusionstechnik wird die äußerste polykristalline Siliziumschicht Ac der Sauerstoff-Keilwirkung infolge der Wärmebehandlung der Unterlage in oxydierender Atmosphäre mit dem Ergebnis ausgesetzt, daß die in Fig. Ic dargestellte dielektrisch isolierte Unterlage eine Krümmungsdeformation erleidet. Aus diesem Grunde wurde vorgeschlagen, die äußerste polykristalline Siliziumschicht Ac durch Ätzen zu entfernen, wodurch die Siliziumoxidschicht 5b entsprechend F i g. Id nach außen freigelegt wird.When generating the circuit elements in the plurality of monocrystalline silicon island regions la, \ b, ..., In by diffusion technology, the outermost polycrystalline silicon layer Ac is exposed to the oxygen wedge effect as a result of the heat treatment of the substrate in an oxidizing atmosphere with the result that the in Fig. Ic shown dielectrically insulated base suffers a curvature deformation. For this reason, it has been proposed to remove the outermost polycrystalline silicon layer Ac by etching, whereby the silicon oxide layer 5b according to FIG. I'd be exposed to the outside.

Wie in den F i g. 1 a bis 1 b dargestellt ist, können die in dem einkristallinen Siliziumplättchen 1 gebildeten Trennkanäle 2 nicht völlig gefüllt werden, auch wenn das Laminatwachstum der polykristallinen Siliziumschichten Aa bis Ac vorliegt. Infolgedessen verbleiben den Trennkanälen entsprechende Kanalspuren, und die Oberfläche der Siliziumoxidschicht 5b wird merklich unregelmäßig.As shown in Figs. 1 a to 1 b, the separating channels 2 formed in the single-crystal silicon wafer 1 cannot be completely filled, even if the laminate growth of the polycrystalline silicon layers Aa to Ac is present. As a result, channel tracks corresponding to the separation channels remain, and the surface of the silicon oxide layer 5b becomes remarkably irregular.

Zusätzlich zu den den Trennkanälen 2 entsprechenden Spuren ergibt sich eine Unregelmäßigkeit durch Vorsprünge aufgrund örtlichen anormalen Wachstums des polykristallinen Siliziums.In addition to the tracks corresponding to the separating channels 2, there is an irregularity Projections due to local abnormal growth of the polycrystalline silicon.

Beim Eindiffundieren von Dotierstoffen in die einzelnen einkristallinen Siliziuminselbereiche la, 1 ft,.... In wird die Unterlage an der Siliziumoxidschicht 5b von einem Vakuumspannfutter angehoben und daran befestigt, und man bringt dann eine Maske auf die entgegengesetzte Seite der Unterlage auf. Danach wird ein Fotoresistmaterial auf die Oberflächen der einkristallinen Siliziuminselbereiche la, \b, ..., in durch die Maske aufgebracht. Bei diesem Verfahren verhindern jedoch die an der Oberfläche der Siliziumoxidschicht 5b vorhandenen Unregelmäßigkeiten eine stetige Halterung der Unterlage durch das Vakuumspannfutter, wodurch die MaskierungsgenauLgkeit verschlechtert wird.When dopants diffuse into the individual single-crystal silicon island regions 1 a, 1 ft, .... In, the substrate is lifted and attached to the silicon oxide layer 5b by a vacuum chuck, and a mask is then applied to the opposite side of the substrate. A photoresist material is then applied to the surfaces of the single-crystal silicon island regions la, \ b, ..., in through the mask. In this method, however, the irregularities present on the surface of the silicon oxide layer 5b prevent the substrate from being steadily held by the vacuum chuck, as a result of which the masking accuracy is impaired.

Wenn man die Maske auf die Oberflächen der einkristallinen Siliziuminselbereiche la, \b,..., In preßt, um einen engen Kontakt der Maske mit der dielektrischWhen the mask is pressed onto the surfaces of the single-crystal silicon island regions la, \ b, ..., In , in order to ensure close contact between the mask and the dielectric

to isolierten Unterlage zu sichern, -wird die dielektrisch isolierte Unterlage an den Vorsprüngen deformiert, die als Angelpunkte wirken, und manchmal zerbrochen.to secure insulated base, -will be dielectric insulated pad deformed on the protrusions that act as pivots, and sometimes broken.

Der Erfindung liegt die Aufgabe zugrunde, das im Oberbegriff des Patentanspruchs 1 vorausgesetzte Verfahren derart zu verbessern, daß neben einer Krümmung durch unterschiedliche Ausdehnungskoeffizienten der einkristallinen Inselbereiche und des polykristallinen Trägerbereichs auch eine Krümmung der dielektrischen Unterlage infolge von Sauerstoffdiffusion in einfacher Weise mit Sicherheit verhindert wird. Diese Aufgabe wird durch die im Kennzeichen des Patentanspruchs 1 angegebene Maßnahme gelöst.The invention is based on the object of what is assumed in the preamble of claim 1 To improve the method in such a way that in addition to a curvature due to different expansion coefficients of the single crystal island regions and the polycrystalline support region also have a curvature the dielectric substrate is prevented in a simple manner with certainty due to oxygen diffusion. This object is achieved by the measure specified in the characterizing part of claim 1.

In Weiterbildung der Erfindung poliert man die äußerste polykristalline Halbleiterschicht auf eine Dicke x, die bei einer Gesamtdicke y der dielektrisch isolierten Unterlage von 200 bis 500 μπι der UngleichungIn a further development of the invention, the outermost polycrystalline semiconductor layer is polished to a thickness x which, with a total thickness y of the dielectrically insulated base, is 200 to 500 μm of the inequality

genügt.enough.

Aufgrund der durch das Polieren erhaltenen geringen Schichtdicke der äußersten polykristallinen Halbleiterschicht ergibt sich durch Eindiffundieren von Sauerstoff praktisch keine Krümmung der dielektrischen Unterlaj5 ge mehr.Due to the low layer thickness of the outermost polycrystalline semiconductor layer obtained by the polishing There is practically no curvature of the dielectric sub-layer due to the diffusion of oxygen ge more.

Die Erfindung wird anhand der in der Zeichnung veranschaulichten Ausführungsbeispiele näher erläutert; darin zeigenThe invention is explained in more detail with reference to the exemplary embodiments illustrated in the drawing; show in it

F i g. 1 a bis 1 d Längsschnittansichten zur Veranschaulichung der einzelnen Verfahrensschritte mit einem Einfachpolierprozeß zum Herstellen einer dielektrisch isolierten Unterlage nach einem älteren Vorschlag der Anmelderin,F i g. 1 a to 1 d longitudinal sectional views to illustrate the individual process steps with a Single polishing process for producing a dielectrically insulated base according to an older proposal of Applicant,

Fig.2a und 2b Längsschnittansichten zur Veran-Echaulichung der Verfahrensschritte mit einem Einfachpolierprozeß zum Herstellen einer dielektrisch isolierten Unterlage gemäß der Erfindung,2a and 2b are longitudinal sectional views for clarification the method steps with a single polishing process for producing a dielectrically isolated Document according to the invention,

F i g. 3 und 4 Diagramme zur Veranschaulichung der Beziehung zwischen der Enddicke der äußersten polykristallinen Siliziumschicht nach dem Polieren und der Größe der Krümmungsdeformation der dielektrisch isolierten Unterlage in Abhängigkeit von der Gesamtdicke der dielektrisch isolierten Unterlage bzw. von der Anzahl der abwechselnd laminierten polykristallinen Siliziumschichten und der Siliziumoxidschichten,F i g. 3 and 4 are graphs showing the relationship between the final thickness of the outermost polycrystalline silicon layer after polishing and the size of the curvature deformation of the dielectric insulated base depending on the total thickness of the dielectrically insulated base or on the Number of alternately laminated polycrystalline silicon layers and silicon oxide layers,

Fig.5 eine Längsschnittansicht eines Ausführungsbeispiels einer erfindungsgemäß hergestellten dielektrisch isolierten Unterlage und5 shows a longitudinal sectional view of an embodiment of a dielectric produced according to the invention insulated pad and

F i g. 6a bis 6d und F i g. 7a bis 7d Längsschnittansich-F i g. 6a to 6d and FIG. 7a to 7d longitudinal section view

bo ten zur Veranschaulichung der Verfahrensschritte zur Herstellung von dielektrisch isolierten Unterlagen gemäß der Erfindung nach einer Doppelpoliermethodebo th to illustrate the process steps for Production of dielectrically insulated substrates according to the invention by a double polishing method

bzw. oiner Ätz- und Epitaxialauffüllmethode.or an etching and epitaxial filling method.

Das erfindungsgemäße Verfahren wird nun anhand einiger Beispiele beschrieben.The method according to the invention will now be described using a few examples.

Fig. 2a zeigt die gleiche dielektrisch isolierte Unterlage wie die in F i g. 1 b dargestellte, und daher gilt die Unterlagenherstelltechnik, wie sie nach dem älterenFIG. 2a shows the same dielectrically insulated support as that in FIG. 1 b, and therefore applies the underlay production technology, as it was after the older one

Vorschlag bis Fig. Ib angewendet wird, insoweit auch für das erfindungsgemäße Verfahren.Proposal to Fig. Ib is applied, as well for the method according to the invention.

Im einzelnen werden polykristalline Siliziumschichten 14a, 146 und 14c sowie Siliziumoxidschichten 15a und i5b, welch letztere Sauerstoffdiffusions-Verhinderungsfilme bilden, die ein Auftreten von Krümmungsverformungen des einkristallinen Siliziumplättchens 11 durch Kompensation des Unterschieds der Wärmeausdehnungskoeffizienten zwischen dem einkristallinen Siliziumplättchen 11 und den polykristallinen Siliziumschichten 14a bis 14c verhindern, abwechselnd auf dem einkristallinen Siliziumplättchen 11, das mit Trennkanälen 12 versehen und mit einer Siliziumoxidschicht 13 bedeckt ist, auflaminiert. Specifically, polycrystalline silicon layers 14a, 146 and 14c and silicon oxide layers 15a and i5b, the latter forming oxygen diffusion preventing films, prevent deformation of curvature from occurring in the single crystal silicon wafer 11 by compensating for the difference in thermal expansion coefficients between the single crystal silicon wafer 11 and the polycrystalline silicon layers 14a to 14c prevent, alternately laminated on the monocrystalline silicon wafer 11, which is provided with separating channels 12 and covered with a silicon oxide layer 13.

In diesem Herstellungsstadium ist darauf zu achten, daß die äußerste Schicht der polykristallinen Siliziumschicht 14c entspricht.At this stage of manufacture, care should be taken that the outermost layer is the polycrystalline silicon layer 14c corresponds.

Die Anzahl der aufzubringenden Siliziumoxidschichten wird in Abhängigkeit vom Aufbau der dielektrisch isolierten Unterlage 10 bestimmt und ist keineswegs auf zwei, wie durch die Siliziumoxidschichten 15a und \5b veranschaulicht, beschränkt. Weiter ist ihre Einfügungslage nicht auf die in der Figur gezeigte begrenzt. The number of silicon oxide layers to be applied is determined as a function of the structure of the dielectrically insulated base 10 and is in no way limited to two, as illustrated by the silicon oxide layers 15a and 5b. Further, their insertion position is not limited to that shown in the figure.

Anschließend wird unter Verwendung der ebenen bodenseitigen Hauptoberfläche des einkristallinen Siliziumplättchens 11 als Bezugsfläche die äußerste polykristalline Siliziumschicht 14c bis zu einem Niveau C poliert, wie es in F i g. 2a durch eine Strichpunktlinie angedeutet ist. Durch diesen Polierprozeß werden die den Trennkanälen 12 entsprechenden Spuren beseitigt. Danach wird unter Verwendung der eingeebneten oberen Hauptoberfläche, d. h. der äußersten polykristallinen Siliziumschicht 14c, als Bezugsfläche das einkristalline Siliziumplättchen 11 bis zu einem Niveau D poliert, das ebenfalls durch eine Strichpunktlinie angedeutet ist, wodurch man eine Mehrzahl von einkristallinen Siliziuminselbereichen 11a bis Hn erhält, die voneinander durch die Siliziumoxidschicht 13 isoliert sind. Dieser Zustand ist in F i g. 2b gezeigt.Subsequently, using the flat main surface of the monocrystalline silicon wafer 11 as a reference surface, the outermost polycrystalline silicon layer 14c is polished to a level C , as shown in FIG. 2a is indicated by a dash-dot line. The traces corresponding to the separating channels 12 are removed by this polishing process. Thereafter, using the leveled upper main surface, ie the outermost polycrystalline silicon layer 14c, as a reference surface, the monocrystalline silicon wafer 11 is polished to a level D , which is also indicated by a chain line, whereby a plurality of monocrystalline silicon island regions 11a to Hn are obtained are isolated from each other by the silicon oxide layer 13. This state is shown in FIG. 2b shown.

Nach der älteren Entwicklung gemäß Fig. Id wurde die äußerste polykristalline Siliziumschicht im nächsten Schritt durch Ätzen entfernt. Erfindungsgemäß wird dagegen die äußerste Schicht nicht völlig entfernt, und man führt im nächsten Schritt eine Oxydation und Diffusion durch.According to the older development according to Fig. Id the outermost polycrystalline silicon layer is removed by etching in the next step. According to the invention on the other hand, the outermost layer is not completely removed, and an oxidation is carried out in the next step Diffusion through.

In einem vorbereitenden Schritt für diese Diffusion erzeugt man nach einem thermischen Oxydationsverfahren einen Siliziumoxidfilm, der als Diffusionsmaske wirkt. Während dieses vorbereitenden Verfahrens könnte Sauerstoff in die äußerste polykristalline Siliziumschicht 14c eindiffundieren, jedoch wurde erfindungsgemäß die äußerste polykristalline Siliziumschicht 14c vorher so weit poliert, daß sie eine geringe Dicke aufweist, und die weitere Sauerstoffdiffusion wird durch die Siliziumoxidschicht 15i verhindert. So ist also die sonst für das Auftreten der Krümmungsdeformatior. aufgrund der Keilwirkung des eindiffundierenden Sauerstoffs verantwortliche Schicht dünn, und die dielektrisch isolierte Unterlage H) wird von ungünstigen Krümmungsdeformationen praktisch freigehalten.In a preparatory step for this diffusion, a thermal oxidation process is used a silicon oxide film that acts as a diffusion mask. During this preparatory process oxygen could diffuse into the outermost polycrystalline silicon layer 14c, but would According to the invention, the outermost polycrystalline silicon layer 14c is previously polished to such an extent that it has a slight Has thickness, and further oxygen diffusion is prevented by the silicon oxide layer 15i. So that's how it is which is otherwise responsible for the occurrence of the curvature deformatior. due to the wedge effect of the diffusing Oxygen-responsible layer thin, and the dielectrically insulated base H) is unfavorable Curvature deformations practically kept free.

Anschließend bringt man eine dem gewünschten Diffusionsmuster entsprechende Diffusionsmaske auf die einkristallinen Siliziuminselbereiche 11a bis Hn auf. Das Fotoätzen durch die Maske läßt sich ohne Genauigkeitseinbuße durchführen, da die dielektrisch isolierte Unterlage von Krümmungsdeformationen freigehalten ist und die obere Hauptoberfläche der äußersten polykristallinen Siliziumschicht 14c durch Polieren eingeebnet wurde, so daß sie in steter und gleichmäßiger Anlage vom Vakuumspannfutter gehalten wird. Selbst wenn während dieses Verfahrensschrittes eine Druckkraft einwirkt, kann die dielektrisch ^r> isolierte Unterlage _K) mit der genannten flachen Oberfläche nicht reißen oder zerbrechen.A diffusion mask corresponding to the desired diffusion pattern is then applied to the monocrystalline silicon island regions 11a to Hn. Photoetching through the mask can be carried out without any loss of accuracy, since the dielectrically insulated base is kept free from curvature deformation and the upper main surface of the outermost polycrystalline silicon layer 14c has been leveled by polishing so that it is held in constant and uniform contact by the vacuum chuck. Even if acted upon by a pressure force during this process step, the dielectric ^r> insulated pad Jk) can not tear or break with the said flat surface.

Danach wird die dielektrisch isolierte Unterlage in einem Diffusionsofen angeordnet, und man läßi Dotierstoffe in die einkristallinen SiliziuminselbereicheThereafter, the dielectrically insulated substrate is placed in a diffusion oven, and one is left Dopants in the single crystal silicon island areas

ίο 11a bis Hn eindiffundieren. Auch bei diesem Verfahrensschritt kann die Sauerstoffatmosphäre innerhall: des Diffusionsofens eine Sauerstoffdiffusion in dif äußerste polykristalline Siliziumschicht 14c verursa chen, doch läßt sich die dielektrisch isolierte Unterlag«Diffuse in 11a to Hn. Also in this process step can the oxygen atmosphere inside: the diffusion furnace cause oxygen diffusion in dif outermost polycrystalline silicon layer 14c, but the dielectrically isolated base can be

ι-, _10 aus dem gleichen Grunde wie im Fall des Oxydationsverfahrensschrittes praktisch von eine: Krümmungsdeformation freihalten.ι-, _10 for the same reason as in the case of the oxidation process step practically of one: Keep curvature deformation free.

In dieser Weise kommt, auch wenn ähnlicht Diffusionsbehandlungen wiederholt werden, die vorteil hafte Wirkung des erfindungsgemäßen Verfahrens zui Geltung, und die Krümmungsdeformation der dielek trisch isolierten Unterlage läßt sich mit Sicherhei verhindern.In this way, even if similar diffusion treatments are repeated, the benefit comes Adhesive effect of the method according to the invention to validity, and the curvature deformation of the dielek Trically insulated base can be prevented with certainty.

Falls eine Obergrenze des Größenbereichs deiIf an upper limit of the size range dei

2j Krümmungsdeformation Ah der dielektrisch isolierter Unterlage aufgrund der Oxydations- und Diffusionsver fahrensschritte, die noch keine nachteilige Wirkung au die anschließende Fotoätzung, Elektrodenausbildunj u. dgl. Behandlung hat, auf 30 μιτι festgesetzt wird, mul2j curvature deformation Ah of the dielectrically insulated base due to the oxidation and diffusion process steps, which have no adverse effect on the subsequent photo-etching, electrode training and similar treatment, is set to 30 μm, mul

jo die Enddicke χ der äußersten polykristallinen Silizium schicht 14c nach dem Polieren, wie sie in Fig. 21 dargestellt ist, der Ungleichungjo is the final thickness χ of the outermost polycrystalline silicon layer 14c after polishing, as shown in Fig. 21, the inequality

χ <χ <

y 4Ö~y 4Ö ~

genügen, wenn die Gesamtdicke y der in Fig.2b ge zeigten dielektrisch isolierten Unterlage 10 200 bis 5OC μιτι beträgt.suffice if the total thickness y of the dielectrically insulated substrate shown in FIG. 2b is 10 200 to 5OC μιτι.

Die Gesamtdicke y der dielektrisch isolierter Unterlage 10, die von den Handhabungsbedingunger und dem Ausmaß der Wärmebehandlung abhängt, läßi sich auf etwa 200 μιτι reduzieren, wenn die Bedingunger für die Wärmebehandlung frei sind. Obwohl es vorzuziehen ist, die Gesamtdicke y unter Berücksichtigt 3 gung der mechanischen Festigkeit und Verringerung der Krümmungsdeformation dicker zu machen, liegt die Obergrenze der Gesamtdicke y unter Berücksichtigung einer Herstellungskostensenkung bei etwa 500 μιτι Dementsprechend wurde die Beziehung zwischen dei ■-,ο Enddicke χ und der Krümmungsdeformationsgröße Al nach Abschluß des Diffusionsverfahrensschritts be Gesamtdicken yder dielektrisch isolierten Unterlage U von 500, 450, 300 und 200 μm gemessen, wöbe entsprechende, in F i g. 3 dargestellte Kurven a bis c « erhalten wurden.The total thickness y of the dielectrically insulated base 10, which depends on the handling conditions and the extent of the heat treatment, can be reduced to about 200 μm if the conditions for the heat treatment are free. Although it is preferable that the total thickness y under Considering 3 supply of mechanical strength and reduction of the curvature deformation to make thicker, the upper limit of the total thickness is y in consideration of a cost reduction at about 500 μιτι Accordingly, the relationship between dei ■ was -, ο final thickness χ and the curvature deformation quantity Al measured after completion of the diffusion process step with total thicknesses y of the dielectrically insulated base U of 500, 450, 300 and 200 μm, wöbe corresponding, in FIG. Curves a to c ″ shown in FIG. 3 were obtained.

Man ersieht aus F i g. 3, daß für sämtliche Werte dei Enddicke χ die Größe der Krümmungsdeformation urr so kleiner wird, je größer die Gesamtdicke y dei dielektrisch isolierten Unterlage 10 ist. Gemäß Fig.; ω entsprechen die Bedingungen, daß die Krümmungsde formationsgrößen Ah der Unterlage, die im Lauf de; Oxydationsschritts unter Verwendung von Dampf be 1200⁰C während 4 Stunden verursacht werden, auf die Obergrenze von 30 μιη begrenzt werden, die hinsieht b5 lieh einer Verschlechterung der Genauigkeiten be anschließenden Verfahrensschritten praktisch nocl wirkungslos ist, den Enddicken χ der polykristalliner Schicht von weniger als 14 μιη, weniger als ΠμπιIt can be seen from FIG. 3 that for all values of the final thickness χ the size of the curvature deformation urr becomes smaller, the greater the total thickness y of the dielectrically insulated base 10. According to Fig .; ω correspond to the conditions that the curvature deformation variables Ah of the base, which in the course of de; Oxidation step using steam at 1200 ⁰ C for 4 hours are limited to the upper limit of 30 μm, which b5 lent a deterioration in the accuracy is practically ineffective in subsequent process steps, the final thickness χ of the polycrystalline layer of less than 14 μιη, less than Πμπι

weniger als 8 μπι und weniger als 6 μιη bei Gesamtdikken y von 500 bzw. 450 bzw. 300 bzw. 200 μιη. Mit anderen Worten genügen diese Bedingungen angenähert der Beziehungless than 8 μm and less than 6 μm with total thicknesses y of 500 or 450 or 300 or 200 μm. In other words, these conditions approximate the relationship

Es wurde eine Messung durchgeführt, um zu untersuchen, wie die Enddicke der äußersten polykristallinen Siliziumschicht 14c die Krümmungsdeformationsgröße der Unterlage beeinflußt, wenn die Zahl der abwechselnd auflaminierten polykristallinen Siliziumschichten 14 und Siliziumoxidschichten 15 geändert wird. Die Ergebnisse hiervon sind in F i g. 4 dargestellt.A measurement was taken in order to examine how the final thickness of the outermost polycrystalline silicon layer 14c is the amount of curvature deformation of the substrate when the number of alternately laminated polycrystalline silicon layers 14 and silicon oxide layers 15 is changed. The results of this are shown in FIG. 4 shown.

Es wurden Unterlagen unter den Bedingungen π hergestellt, daß die Wachstumstemperatur sowohl für die polykristallinen Siliziumschichten 14 als auch für die Siliziumoxidschichten 15 1200°C beträgt, jede Siliziumoxidschicht 15 eine Dicke von 1,4 μπι hat und die Gesamtdicke y der dielektrisph isolierten Unterlage 10 in jedem Fall 500 μίτι ist.Documents were produced under the conditions π that the growth temperature for both the polycrystalline silicon layers 14 and for the silicon oxide layers 15 is 1200 ° C., each silicon oxide layer 15 has a thickness of 1.4 μm and the total thickness y of the dielectric insulated base 10 in each case is 500 μίτι.

Man ersieht aus F i g. 4, daß die Krümmungsdeformationsgröße der Unterlage durch die Enddicke χ der äußersten polykristallinen Siliziumschicht 14c bestimmt und kaum durch die Zahl der abwechselnd laminierten Schichten beeinflußt wird.It can be seen from FIG. 4 that the amount of curvature deformation of the substrate is determined by the final thickness χ of the outermost polycrystalline silicon layer 14c and is hardly influenced by the number of alternately laminated layers.

Weiter wurde ein Versuch zur Überprüfung durchgeführt, wie die Krümmungsdeformationsgröße der Unterlage durch Variieren der Dicke der Siliziumoxidschichten 15a und 156, die abwechselnd mit den jo polykristallinen Siliziumschichten 14a bis 14c laminiert sind, im Bereich von 0,3 bis 1,4 μττι beeinflußt wird, und es wurde bestätigt, daß die Dicke der Siliziumoxidschichten 15a und 15£>ohne Einfluß auf die Krümmungsdeformationsgröße ist. Dies zeigt also, daß auch relativ r> dünne Siliziumoxidschichten ausreichend eine Sauerstoffdiffusion in die angrenzende polykristalline Siliziumschicht 146 verhindern.Further, an experiment was made to check how the curvature deformation amount of the Pad by varying the thickness of the silicon oxide layers 15a and 156, which alternate with the jo polycrystalline silicon layers 14a to 14c are laminated, is influenced in the range from 0.3 to 1.4 μττι, and it was confirmed that the thickness of the silicon oxide layers 15a and 15a> had no influence on the amount of curvature deformation is. This shows that even relatively thin silicon oxide layers suffice for oxygen diffusion into the adjacent polycrystalline silicon layer 146.

Man versteht aufgrund der vorstehenden Beschreibung, daß die Größe der Krümmungsdeformationen, wenn die Enddicke χ der äußersten polykristallinen Siliziumschicht 14c erfindungsgemäß der UngleichungIt is understood from the foregoing description that the magnitude of the curvature deformations when the final thickness χ of the outermost polycrystalline silicon layer 14c conforms to the inequality according to the present invention

.v <.v <

genügt, unabhängig von sowohl der Zahl der abwechselnd laminierten polykristallinen Siliziumschichten 14 und Siliziumoxidschichten 15 als auch der Dicke der Siliziumoxidschichten 15 ist, keine Notwendigkeit zur vollständigen Entfernung der äußersten w polykristallinen Siliziumschicht 14c vor dem Diffusionsprozeß besteht und die dielektrisch isolierte Unterlage 10 auch fast frei von den Krümmungsdeformationen während auf den Diffusionsprozeß folgender Verfahrensschritte ist, so daß sich die erwünschten Schaltungs- γ, bauelemente in den einkristallinen Siliziuminselbereichen 11a bis Un mit hoher Genauigkeit erzeugen lassen. Es wurden Versuchsergebnisse unter Oxydationsbedingungen von 1200°C und vierstündiger Dauer anhand der Fig. 3 und 4 erläutert. Jedoch isl darauf wi hinzuweisen, daß auch unter den Bedingungen, daß die Oxydations- oder Diffusionsdauer verlängert wird, die Größe der Krümmungsdeformation fast unverändert bleibt und daß beim Herstellen gewöhnlicher integrierter Halbleitcrschaltungsbauclcmente die zur Oxyda- h^r) tionsatmosphäre passenden Behandlungsbedingungen freier sind. Dementsprechend ist die Krümmungsdcfornialions-Vcrhindcrungseignung nach dem erfindungsgemäßen Verfahren, die unter den oben angegebenen Oxydationsbedingungen nachgewiesen wurde, als allgemein gültig anzusehen.is sufficient, regardless of both the number of the alternately laminated polycrystalline silicon layers 14 and silicon oxide layers 15 and the thickness of the silicon oxide layers 15, there is no need to completely remove the outermost w polycrystalline silicon layer 14c in front of the diffusion process and the dielectrically isolated substrate 10 also almost free from the curvature deformations during the process steps following the diffusion process, so that the desired circuit γ components can be produced in the monocrystalline silicon island regions 11a to Un with high accuracy. Test results under oxidation conditions of 1200 ° C. and a duration of four hours were explained with reference to FIGS. 3 and 4. However isl noted wi that even under the conditions that the oxidation or diffusion time is prolonged, the amount of curvature deformation remains almost unchanged, and that usually the manufacture of integrated Halbleitcrschaltungsbauclcmente suitable for Oxyda- h ^r) tion atmosphere treatment conditions are free. Accordingly, the suitability for preventing curvature formation according to the method according to the invention, which was demonstrated under the oxidation conditions specified above, is to be regarded as generally valid.

Die F i g. 3 und 4 zeigen, daß eine geringere Enddicke χ der äußersten polykristallinen Siliziumschicht 14c nach dem Polieren wirksam ist, um die Krümmungsdeformation der dielektrisch isolierten Unterlage _10 zu verhindern. Jedoch verursacht, wie in Fig.5 veranschaulicht ist, ein unregelmäßiges Wachstum der polykristallinen Siliziumschichten 14a bis 14c manchmal örtliche Unterschiede der Enddicke der äußersten polykristallinen Siliziumschicht 14c nach dem Polieren, oder ein anormales Wachstum der polykristallinen Siliziumschichten 14a bis 14c führt manchmal zu Vorsprüngen, wie mit einem Kreis λ in Fig.5 angedeutet ist.The F i g. 3 and 4 show that a smaller final thickness χ of the outermost polycrystalline silicon layer 14c after polishing is effective to prevent the curvature deformation of the dielectrically insulated substrate _10. However, as illustrated in Fig. 5, irregular growth of the polycrystalline silicon layers 14a to 14c sometimes causes local differences in the final thickness of the outermost polycrystalline silicon layer 14c after polishing, or abnormal growth of the polycrystalline silicon layers 14a to 14c sometimes results in protrusions such as is indicated with a circle λ in Fig.5.

Dementsprechend ist es unter Berücksichtigung der Parallelität der oberen und der unteren Oberfläche der dielektrisch isolierten Unterlage, der Rauheit der äußersten polykristallinen Siliziumschichtoberfläche, der Arbeitsgenauigkeit und der Festigkeit der Unterlage nicht vorteilhaft, die äußerste polykristalline Siliziumschicht so weit zu polieren, daß ihre Dicke nahezu Null wird, sondern vorzugsweise poliert man sie auf eine möglichst große Enddicke innerhalb des zulässigen Bereichs, in dem die dielektrisch isolierte Unterlage noch von der unerwünschten Krümmungsdeformation während des Diffusionsprozesses frei bleibt.Accordingly, taking into account the parallelism of the upper and lower surfaces, it is the dielectrically insulated substrate, the roughness of the outermost polycrystalline silicon layer surface, the accuracy of work and the strength of the base not advantageous, the outermost polycrystalline To polish the silicon layer so far that its thickness is almost zero, it is preferable to polish it to the greatest possible final thickness within the permissible range in which the dielectrically isolated Underlay still remains free from the undesired curvature deformation during the diffusion process.

Während in der bisherigen Beschreibung die Sauerstoffdiffusions-Verhinderungsschicht als Siliziumoxidschicht erläutert wurde, lassen sich auch Siliziumnitrid-(Si₃N4-)Schichten, Aluminiumoxid-(Al₂O3-)Schichten oder aus diesen Bestandteilen zusammengesetzte Schichten verwenden.While the oxygen diffusion prevention layer was explained as a silicon oxide layer in the previous description, silicon nitride (Si ₃ N4) layers, aluminum oxide (Al ₂ O3) layers or layers composed of these components can also be used.

Die Herstellverfahren entsprechend Fig. 1 und 2 können Einfachpolierverfahren genannt werden, wobei polykristalline Siliziumschichten an nur einer Oberfläche des einkristallinen Siliziumplättchens gebildet weiden. Die Erfindung ist jedoch auch auf ein Doppelpolierverfahren anwendbar, nach dem polykristalline Siliziumschichten an beiden Oberflächen des einkristallinen Siliziumplättchens ausgebildet werden, und sie ist auch auf verschiedene andere Herstellungsverfahren für die dielektrisch isolierte Unterlage anwendbar.The manufacturing processes according to FIGS. 1 and 2 can be called single polishing processes, where polycrystalline silicon layers formed on only one surface of the single crystal silicon wafer graze. However, the invention is also applicable to a double polishing method according to the polycrystalline Silicon layers are formed on both surfaces of the single crystal silicon wafer, and it is also applicable to various other manufacturing processes for the dielectrically insulated substrate applicable.

Anhand der Fig.6 soll nun ein Ausführungsbeispiel der Erfindung beschrieben werden, nach dem eine dielektrisch isolierte Unterlage entsprechend dem Doppelpolierverfahren hergestellt wird.An exemplary embodiment will now be based on FIG of the invention are described, after which a dielectrically insulated pad according to the Double polishing process is produced.

Wie in Fig.6a gezeigt ist, erzeugt man Siliziumoxidschichten 22a und 22ö auf beiden Hauptoberflächen eines einkristallinen Siliziumplättchens 21 durch thermische Oxydation des einkristallinen Siliziumplättchens 21 und scheidet eine polykristalline Siliziumschicht 23 auf der Siliziumoxidschicht 22a an der einen Seite durch Dampfwachstum ab. Dann wird, wie in Fig. 6b veranschaulicht ist, die Siliziumoxidschicht 22b an der entgegengesetzten Seite teilweise entfernt, und das einkristalline Siliziumplättchen 21 wird selektiv zur Bildung eines Netz- oder Giltertrennkanals 24 geätzt, wodurch die Siliziumoxidschicht 22a an einer Seile teilweise freigelegt wird.As shown in FIG. 6a, silicon oxide layers 22a and 22o are produced on both main surfaces of a monocrystalline silicon wafer 21 by thermal oxidation of the monocrystalline silicon wafer 21 and a polycrystalline silicon layer 23 is deposited on the silicon oxide layer 22a on one side by vapor growth. Then, as illustrated in Fig. 6b, the silicon oxide layer 22b on the opposite side is partially removed and the single crystal silicon wafer 21 is selectively etched to form a mesh or filter separating channel 24, whereby the silicon oxide layer 22a on a cable is partially exposed.

Da das einkristalline Siliziumplättchen 21 durch den Netzmustcr-Trennkanal 24 in eine Mehrzahl von einkristallinen Siliziuminsclbercichcn 21a aufgeteilt wird, werden die einzelnen cinkristallincn Siliziuminsclbcrcichc 21a zeitweilig von der polykristallinen Siliziumschicht 23 getragen. In diesem Punkt unterschci·Since the single crystal silicon wafer 21 is divided into a plurality of single crystal silicon area 21a divided becomes, the individual cinkrystallincn Silicbcrcichc 21a temporarily supported by the polycrystalline silicon layer 23. On this point different

det sich das Doppelpolierverfahren von dem weiter oben erläuterten Einfachpolierverfahren.The double polishing process differs from the single polishing process explained above.

Anschließend wird nach Erzeugung einer Siliziumoxidschicht 25 auf der Seitenumfangsfläche der einzelnen einkristallinen Siliziuminseln 21a durch thermische Oxydation die polykristalline Siliziumschicht 23, mit der die einkristallinen Siliziuminselbereiche 21a verbunden sind, in einen D;ampfwachstumsofen eingeführt. Darin bildet man einen Trägerbereich 28 aus, der eine abwechselnde Laminierung polykristalliner Siliziumschichten 26a, 26b und 26c und von Siliziumoxidschichten 27a und 276 darstellt.Subsequently, after a silicon oxide layer 25 has been produced on the side circumferential surface of the individual monocrystalline silicon islands 21a by thermal oxidation, the polycrystalline silicon layer 23, to which the monocrystalline silicon island regions 21a are connected, is introduced into a steam growth furnace. A carrier area 28 is formed therein, which represents an alternating lamination of polycrystalline silicon layers 26a, 26b and 26c and silicon oxide layers 27a and 276.

Beim Entfernen der als zeitweiliger Träger dienenden polykristallinen Siliziumschicht 23 durch Läppen wird das Verfahren nach der Erfindung angewendet.When the polycrystalline silicon layer 23 serving as a temporary carrier is removed by lapping applied the method according to the invention.

Im einzelnen wird, wie in F i g. 6a dargestellt, die polykristalline Siliziumschicht 23 auf dem flachen einkristallinen Siliziumplättchen 21 so abgeschieden, daß die Oberfläche der polykristallinen Siliziumschicht 23 als flach angesehen werden kann. Durch Verwendung dieser ebenen Oberfläche der polykristallinen Siliziumschicht 23 als Bezugsfläche wird die äußerste polykristalline Siliziumschicht 26c erfindungsgemäß bis auf ein in F i g. 6c angedeutetes Niveau £ poliert.In detail, as shown in FIG. 6a, the polycrystalline silicon layer 23 on the flat single crystal silicon wafer 21 deposited so that the surface of the polycrystalline silicon layer 23 can be considered flat. By using this flat surface of the polycrystalline Silicon layer 23 as a reference surface is the outermost polycrystalline silicon layer 26c according to the invention on one in F i g. 6c indicated level £ polished.

Danach wird unter Verwendung der durch das Polieren erhaltenen flachen Oberfläche der äußersten polykristallinen Siliziumschicht 26c die polykristalline Siliziumschicht 23 durch Polieren oder chemisches Ätzen zur Bildung einer dielektrisch isolierten Unterlage 29 entfernt, wie in F i g. 6d dargestellt ist.Thereafter, using the flat surface obtained by the polishing, the outermost polycrystalline silicon layer 26c the polycrystalline silicon layer 23 by polishing or chemical Etching removed to form a dielectrically insulated base 29, as in FIG. 6d is shown.

Dementsprechend wird die polykristalline Siliziumschicht 23 gleichmäßig entfernt, so daß eine Gleichmäßigkeit der Dicke der einkristallinen Siliziuminselbereiche 21a und der der dielektrisch isolierten Unterlage 29 gesichert wird.Accordingly, the polycrystalline silicon layer 23 is removed uniformly so that uniformity the thickness of the monocrystalline silicon island regions 21a and that of the dielectrically insulated substrate 29 is secured.

Weiter sichert die freigelegte flache Oberfläche der äußersten polykristallinen Siliziumschicht 26c des Trägerbereichs 28 eine leichte Handhabung des Vakuumspannfutters, so daß verschiedene Schaltungselemente genau in den einkristallinen Siliziuminselbereichen 21a gebildet werden können, ohne daß eine Krümmungsdeformation der dielektrisch isolierten Unterlage 29 auftritt.Further, the exposed flat surface of the outermost polycrystalline silicon layer 26c secures the Carrier area 28 an easy handling of the vacuum chuck, so that various circuit elements can be formed precisely in the single crystal silicon island regions 21a without a Curvature deformation of the dielectrically insulated base 29 occurs.

Anhand von F i g. 7 soll nun ein Ausführungsbeispiel der Erfindung erläutert werden, bei dem diese auf ein Ätz-Epitaxialauffüll-Verfahren angewendet wird.Based on FIG. 7 will now be explained an embodiment of the invention, in which this is based on a Etch epitaxial filling method is used.

Dieses Herstellverfahren ist eine Verbesserung des anhand der F i g. 1 und 2 erläuterten Einfachpolierverfahrens und verwendet als Ausgangsmaterial ein einkristallines Siliziumplättchen, in das N-Dotierstoffe mit hoher Konzentration eindiffundiert werden bzw. sind.This manufacturing process is an improvement of the process shown in FIG. 1 and 2 explained single polishing method and uses a monocrystalline silicon wafer in which N-dopants are used as the starting material are or are diffused in with a high concentration.

Die Verfahrensschriite vor den in F i g. 2b einschließlich veranschaulichten sind identisch, und ihre Erläuterung wird in der folgenden Beschreibung ausgelassen. Außerdem entspricht Fig. 2b Fig. 7a, d.h. eine Mehrzahl von einkristallinen Siliziuminselbereichen 31 a, ι in die Dotiermittel mit hoher Konzentration eindiffundiert sind, werden von einem Trägerbereich 38 über eine Siliziumoxidschicht 32 getragen.The procedural steps before the in F i g. 2b including illustrated are identical and their explanation is omitted in the following description. In addition, Fig. 2b corresponds to Fig. 7a, i.e. a plurality of single crystal silicon island regions 31a, ι are diffused into the dopants with a high concentration, are from a carrier area 38 via a Silicon oxide layer 32 carried.

Der Trägerbereich 38 ist ein abwechselndes Laminat von polykristallinen Siliziumschichten 36a, 366 und 36cThe support region 38 is an alternating laminate of polycrystalline silicon layers 36a, 366 and 36c

κι und Siliziumoxidschichten 37a und 37f>, und die äußerste polykristalline Siliziumschicht 36c wird poliert, wobei eine bestimmte Dicke dieser Schicht unter Erhalten einer flachen Oberfläche belassen wird.κι and silicon oxide layers 37a and 37f>, and the outermost polycrystalline silicon layer 36c is polished, whereby a certain thickness of this layer is obtained left on a flat surface.

Ein als Maskierung dienender Siliziumoxidfüm 39A silicon oxide film 39 serving as a mask

ι ·■> wird auf der oberen Hauptoberfläche erzeugt, an der die einkristallinen Siliziuminselbereiche 31a frei liegen, und dieser Oxidfilm wird selektiv durch Ätzen entfernt. Wie in Fig. 7b veranschaulicht ist, werden auch die einzelnen einkristallinen Siliziuminselbereiche 31a teilweise entfernt, wobei von ihnen ein Teil bestimmter Dicke übrigbleibt.ι · ■> is generated on the upper main surface on which the single crystal silicon island regions 31a are exposed, and this oxide film is selectively removed by etching. As As illustrated in FIG. 7b, the individual monocrystalline silicon island regions 31a are also partially removed, leaving some of them with a certain thickness.

Danach wird darauf eine mit Dotierstoffen geringer Konzentration versehene Siliziumschicht 40 durch Dampfwachstum abgeschieden. Einige Teile der durchThereafter, a silicon layer 40 provided with low-concentration dopants is applied thereon Deposited vapor growth. Some parts of the through

2) Dampfwachstum erzeugten Siliziumschicht 40 in Ausrichtung auf den Siliziumoxidfüm 39 werden zu polykristallinen Bereichen 40a, während die restlichen Teile der Schicht 40 in Ausrichtung auf die geätzten einkristallinen Siliziuminselbereiche 31a zu einkristalli-2) vapor growth created silicon layer 40 in alignment on the silicon oxide film 39 become polycrystalline regions 40a, while the remaining Parts of the layer 40 in alignment with the etched monocrystalline silicon island regions 31a to form monocrystalline

Ji) nen Bereichen 40Z> werden.Ji) nen areas 40Z> will.

Dann wird unter Verwendung der unterseitigen flachen Oberfläche der äußersten polykristallinen Siliziumschicht 36c als Bezugsfläche die durch Dampfwachstum erzeugte Siliziumschicht 40 durch Polieren bis zu einem durch eine Strichpunktlinie angedeuteten Niveau F entfernt, um eine dielektrisch isolierte Unterlage 4_1 zu erhalten, die in F i g. 7d dargestellt ist.Then, using the underside flat surface of the outermost polycrystalline silicon layer 36c as a reference surface, the silicon layer 40 generated by vapor growth is removed by polishing to a level F indicated by a chain line to obtain a dielectrically insulated pad 4_1 shown in FIG. 7d is shown.

Somit bestehen die erhaltenen Inselbereiche 42 aus den einkristallinen Hochkonzentrationssiliziumbereichen 31a und den einkristallinen Niedrigkonzentrationssiliziumbereichen 406.Thus, the obtained island regions 42 are composed of the high concentration single crystal silicon regions 31a and the low concentration single crystal silicon regions 406

Insbesondere beim Polieren der durch Dampfwachstum erzeugten Siliziumschicht 40 verhindert die eingeebnete Oberfläche der äußersten polykristallinen Siliziumschicht 36c ein Reißen oder Brechen der dielektrisch isolierten Unterlage 41 durch Druckkraft. Auch nach diesem Verfahren ist die dielektrisch isolierte Unterlage 41 frei von der Krümmungsdeformation während der Oxydations- und Diffusionsverfahrensschritte, so daß verschiedene Schaltungselemente in den einkristallinen Siliziumbereichen 40Zj niedriger Dotierstoffkonzentration mit hoher Genauigkeit erzeugt werden können.In particular, when polishing the silicon layer 40 generated by vapor growth, this prevents flattened surface of the outermost polycrystalline silicon layer 36c, cracking or breaking of the dielectrically insulated pad 41 by compressive force. According to this method, too, the dielectrically isolated Pad 41 free from curvature deformation during the oxidation and diffusion process steps, so that various circuit elements in the single crystal silicon regions 40Zj of low impurity concentration can be generated with high accuracy.

Hierzu 5 Blatt ZeichnungenIn addition 5 sheets of drawings

Claims

Patent claims:

1. A method for producing a dielectrically insulated base for integrated semiconductor circuits with a plurality of monocrystalline semiconductor islands in which circuit elements are formed, a polycrystalline semiconductor carrier layer and one between the monocrystalline semiconductor islands and the carrier layer attached, the semiconductor islands from one another and from the carrier layer insulating dielectric layer, in which a dielectric layer is applied to a main surface of a single-crystalline semiconductor wafer provided with a groove pattern, on this as a carrier layer an alternating layer sequence of at least two polycrystalline semiconductor layers and at least one layer preventing the diffusion of oxygen is deposited in such a way that the outermost layer is a polycrystalline semiconductor layer, and the single crystal semiconductor material is the opposite major surface of the semiconductor wafer hens is removed until the monocrystalline semiconductor islands are formed, characterized in that the outermost polycrystalline semiconductor layer (14c; 26c; 36c) the carrier layer (14a- c, 15a - />;28; 38) is polished on the exposed surface to such a layer thickness (x) that a disruptive curvature of the dielectrically insulated base (10; 29; 41) as a result of oxygen diffusion into the outermost polycrystalline semiconductor layer.

2. The method according to claim t, characterized in that the outermost polycrystalline semiconductor layer (14c; 26c; 36c) is polished to a thickness χ which, with a total thickness of the dielectrically insulated base (10; 29; 41) of 200 to 500 μm Inequality