DE2548157A1

DE2548157A1 - Return to zero circuit for signal regeneration - switching stage chain samples input to detect threshold valve and generate output pulse of fixed duration

Info

Publication number: DE2548157A1
Application number: DE19752548157
Authority: DE
Inventors: Friedrich Ing Grad Boedeker; Helmut Dipl Ing Scheuermann; Ernst-Ulrich Dipl Ing Scheuing
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1975-10-28
Filing date: 1975-10-28
Publication date: 1977-05-05
Also published as: DE2548157C2

Abstract

A return a zero circuit for signal regeneration generates an output pulse of a fixed duration, equal to a clock signal period, whenever a threshold value of the input signal is detected. The input signal (D) is sampled each time the clock signal (T) goes low and whenever the threshold value is exceeded an output (Q) pulse is generated by combination of the outputs of three switching stages (T2, T4, T5). An additional three stages of the same type (T1, T3, T6) react to the output condition to provide the necessary scanning function. If the input valve is below the threshold when sampled, the output stays at zero.

Description

Anordnung zur Impulsregeneration Arrangement for pulse regeneration

Die Erfindung betrifft eine Anordnung zum Regenerieren von RZ (returu-to-zero ) -Signal fol gen.The invention relates to an arrangement for regenerating RZ (returu-to-zero ) Signal.

Digitale über Leitungen übertragene Informationen werden verformt empfangen. Es ist daher notwendig, das Nutzsignal zu regenerieren um eine fehlerfreie Weiterverarbeitung zu gewährleisten.Digital information transmitted over lines is deformed receive. It is therefore necessary to regenerate the useful signal to ensure that it is error-free To ensure further processing.

Eine Schaltung, bestehend aus einer Kippschaltung (D-Flip Flop), wie in The Integrated Circuits Catalog for Design Engineersn von Texas Instruments veröffentlicht, und einer nachgeschalteten Und-Schaltung löst zwar die genannte Aufgabe, hat aber eine zu grosse Übernahmezeit und ist deshalb nicht für extrem hohe Frequenzen geeignet, ausserdem ist ihre Leistungsaufnahme verhältnismässig gross.A circuit consisting of a flip-flop (D flip flop), such as published in The Integrated Circuits Catalog for Design Engineers by Texas Instruments, and a downstream AND circuit solves the mentioned task, but has too long a takeover time and is therefore not suitable for extremely high frequencies, besides is hers Power consumption relatively large.

Die zu der Erfindung führende Aufgabe war es, eine Schaltung anzugeben, die zu diskreten Zeitpunkten erkennen soll, ob ein Impuls vorhanden ist oder nicht. Dieses Erkennen soll in einer sehr kurzen Zeitspanne (Ubernahmezeit) möglich sein. Ist der Impuls erkannt, dann soll er für die Dauer des an der Schaltung anliegenden Taktimpulses an den Ausgang weiter gegeben werden. Die Schaltung soll von niederen bis sehr hohen Taktfrequenzen arbeiten, mit geringem Aufwand verwirklicht werden und eine kleine Leistungsaufnahme besitzen.The task leading to the invention was to specify a circuit, which should recognize at discrete points in time whether a pulse is present or not. This recognition should be possible in a very short period of time (takeover time). If the impulse is recognized, then it should be for the duration of the applied to the circuit Clock pulse can be passed on to the output. The circuit is said to be of low to work with very high clock frequencies, can be achieved with little effort and have a small power consumption.

Die Aufgabe wird gelost wie im Anspruch 1 beschrieben. Zweckmässige Ausführungsbeispiele sind in den Unteransprüchen beschrieben.The problem is solved as described in claim 1. Appropriate Embodiments are described in the subclaims.

Anhand eines Ausführungsbeispieles nach Fig. 1 und Fig. 2 und eines Impulsdiagrammes nach Fig. 3 wird im folgenden die Wirkungsweise erläutert.Das Impulsdiagramm Fig. 3 zeigt ausser bei den Potentialen am Informationseingang D, am Takteingang T und am Signalausgang Q, jeweils leitende oder gesperrte Zustände der Transistoren, nicht jedoch deren Ausgangspegel. Diese Darstellung ist deshalb zweckmässig, weil am Ausgang eines einzelnen Transistorschalters trotz gesperrtem Zustand ein niedriger Pegel liegen kann, wenn ein anderer Transistorschalter dessen Ausgang direkt mit dem Ausgang des gesperrten Transistorschalters verbunden ist, sich im leitenden Zustand befindet und damit den niedrigen Pegel am Ausgang des gesperrten Transistorschalters erzwingt.On the basis of an exemplary embodiment according to FIGS. 1 and 2 and one Pulse diagram according to Fig. 3, the mode of operation is explained below. The pulse diagram In addition to the potentials at the information input D, FIG. 3 shows the clock input T and at the signal output Q, respectively conductive or blocked states of the transistors, but not their output level. This representation is useful because at the output of a single transistor switch, despite the locked state, a low Level when another transistor switch is directly using its output the output of the locked transistor switch connected, yourself is in the conductive state and thus the low level at the output of the blocked Transistor switch forces.

Der Pegel am Signalausgang Q wird durch die Schaltzustände der Transistorschalter T2, T4, T5 bestimmt. Das Zusammenwirken aller Transistorschalter ergibt folgende Funktion der gesamten Anordnung: Am Signalausgang Q tritt nur dann ein Impuls mit der gleichen Dauer des Taktimpulses auf, wenn während der Übernahmezeit - im Impulsdiagramm kann dies das Zeitintervall 3 oder 7 sein - ein die Schwelle des Transistorschalters T1 überschreitender Pegel am Informationseingang D liegt. In allen anderen Fällen liegt am Signalausgang Q ein niedriger Pegel.The level at the signal output Q is determined by the switching status of the transistor switches T2, T4, T5 are determined. The interaction of all transistor switches results in the following Function of the entire arrangement: At the signal output Q only a pulse occurs the same duration of the clock pulse if during the takeover time - in the pulse diagram this can be the time interval 3 or 7 - on the threshold of the transistor switch T1 exceeding level at information input D. In all other cases signal output Q is at a low level.

Der Spannungssprung zwischen hohem und niedrigem Pegel am Signalausgang Q ist bei Verwendung von Transistorschaltern nach Fig. 2 in der Anordnung nach Fig. 1 gleich einer Diodenschwellspannung. Dadurch kann die Schaltung bei sehr kleinen Strömen betrieben werden und hat deshalb einen geringen Leistungsverlust.The voltage jump between high and low level at the signal output When using transistor switches according to FIG. 2 in the arrangement according to FIG. 1 equals a diode threshold voltage. This allows the circuit to be used at very small Streams are operated and therefore has a low power loss.

Das verzögerte Abschalten des Transistorschalters T6 kann beispielsweise dadurch erreicht werden, dass der Transistor durch Sättigungsschutzdioden mit unterschiedlicher Schwellspannung in den Sättigungsbereich gesteuert wird, Die dadurch erreichte Verzögerungszeit ist gleich der Übernahmezeit, in der die Schaltung ein Signal erkennen und an den Signalausgang Q weiter geben kann.The delayed switching off of the transistor switch T6 can, for example can be achieved that the transistor by saturation protection diodes with different Threshold voltage is controlled into the saturation range, the delay time achieved thereby is equal to the takeover time in which the circuit detect a signal and can pass it on to the signal output Q.

Im folgenden wird beschrieben, welche Schaltzustände die einzelnen Transistorschalter in den jeweiligen Zeitintervallen nach Fig. 3 einnehmen. Im Zeitintervall 1 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist auf hohem Pegel. Dann sind die Transistoren von T1, T3, T4 gesperrt, die Transistoren von T2, T5, T6 sind leitend, d.h. T2 und T5 erzwingen am Signalausgang Q einen niedrigen Pegel.The following describes which switching states the individual Take transistor switches in the respective time intervals according to FIG. In the time interval 1 is at the information input D at a low level, the clock T is high Level. Then the transistors of T1, T3, T4 are blocked, the transistors of T2, T5, T6 are conductive, i.e. T2 and T5 force a low signal output Q. Level.

Im Zeitintervall 2 liegt am Informationseingang D ein hoher Pegel an, der Takt T ist auf hohem Pegel. Dann sind die Transistoren von T2, T3, T4 gesperrt, die Transistoren von T1, T5, T6 sind leitend, d.h. T5 erzwingt am Signalausgang Q einen niedrigen Pegel.In time interval 2, information input D has a high level on, the clock T is high. Then the transistors of T2, T3, T4 are blocked, the transistors of T1, T5, T6 are conductive, i.e. T5 forces the signal output Q has a low level.

Im Zeitintervall 3 liegt am Informationseingang D ein hoher Pegel an, der Takt T ist jetzt auf niedrigem Pegel. Dann sind die Transistoren von T2, T4, T5 gesperrt, die Transistoren von T1, T3, T6 sind leitend, d.h. T2, T4, T5 bringen den Signalausgang Q gemeinsam auf einen hohen Pegel.In time interval 3, the information input D has a high level on, the clock T is now at a low level. Then the transistors of T2 are T4, T5 blocked, the transistors of T1, T3, T6 are conductive, i.e. bring T2, T4, T5 the signal output Q together to a high level.

Im Zeitintervall 4 liegt am Informationseingang D ein hoher Pegel an, der Takt T ist auf niedrigem Pegel. Dann sind die Transistoren von T1, T3 leitend, die Transistoren von T2, T4, T5, T6 sind gesperrt, d.h. T2, T4, T5 halten den Signalausgang gemeinsam auf einem hohen Pegel.In time interval 4, the information input D has a high level on, the clock T is low. Then the transistors of T1, T3 are conductive, the transistors of T2, T4, T5, T6 are blocked, i.e. T2, T4, T5 keep the signal output together at a high level.

Im Zeitintervall 5 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist noch immer auf einem niedrigen Pegel. Dann ist der Transistor von T3 leitend, die Transistoren von Tl, T2, T4, T5, T6 sind gesperrt, d.h. weil der Takt T noch auf einem niedrigen Pegel liegt erhalten T2, T4, T5 den hohen Pegel am Signalausgang Q.In the time interval 5, the information input D has a low level on, the clock T is still at a low level. Then the transistor of T3 conductive, the transistors of Tl, T2, T4, T5, T6 are blocked, i.e. because the clock T is still at a low level, T2, T4, T5 receive the high level at the signal output Q.

Im Zeitintervall 6 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist jetzt auf hohem Pegel. Dann sind die Transistoren von T2, T5, T6 leitend, die Transistoren von T1, T3, T4 sind gesperrt, d.h. T2 und T5 erzwingen jetzt am Signalsausgang Q einen niedrigen Pegel.In the time interval 6 there is a low level at the information input D. on, the clock T is now at a high level. Then the transistors of T2, T5, T6 conductive, the transistors of T1, T3, T4 are blocked, i.e. force T2 and T5 now a low level at the signal output Q.

Im Zeit intervall 7 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist wieder auf niedrigem Pegel. Dann sind die Transistoren von T1, T3, T4, T5 gesperrt, die Transistoren von T2, T6 sind leitend, obwohl der Takt T eine Übernahmezeitphase eingeleitet hat,wird der Signalausgang Q auf niedrigem Pegel gehalten, da T2 leitet aufgrund der Ansteuerung durch Ti.In the time interval 7 there is a low level at the information input D. on, the clock T is again at a low level. Then the transistors of T1 are T3, T4, T5 blocked, the transistors of T2, T6 are conductive, although the clock T has initiated a takeover time phase, the signal output Q is at a low level held because T2 conducts due to the control by Ti.

Im Zeitintervall 8 liegt am Informationseingang D ein hoher Pegel, der Takt T ist auf niedrigem Pegel. Damit sind eigentlich die Voraussetzungen geschaffen, um am Signalausgang Q einen hohen Pegel zu erzeugen, aber inzwischen hat der Transistor von T6 verzögert abgeschaltet, so dass jetzt die Transistoren von T2, T3, T5, T6 gesperrt sind, die Transistoren von Ti, T4 sind leitend, d.h. T4 erzwingt am Signalausgang Q zonen niedrigen Pegel.In time interval 8 there is a high level at information input D, the clock T is low. So are actually the conditions created to generate a high level at the signal output Q, but in the meantime the transistor of T6 switched off with a delay, so now the transistors of T2, T3, T5, T6 are blocked, the transistors of Ti, T4 are conductive, i.e. T4 forces zones to be low at signal output Q.

Im Zeitintervall 9 liegt am Informationseingang D ein niedriger Pegel an, der Takt T sei noch auf niedrigem Pegel. Dann sind die Transistoren von Ti, T3, T5, T6 gesperrt, die Transistoren von T2, T4 sind leitend, d.h. T2 und T4 erzwingen am Signalausgang Q einen niedrigen Pegel.In the time interval 9, the information input D has a low level assumes that the clock T is still at a low level. Then the transistors are from Ti, T3, T5, T6 blocked, the transistors of T2, T4 are conductive, i.e. force T2 and T4 at the signal output Q a low level.

Im Zeitintervall 10 besteht die gleiche Situation wie im Zeitintervall 1.The situation in time interval 10 is the same as in time interval 1.

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Claims

Claims arrangement for regenerating a through the transmission line-deformed RZ (return-to-zero) signal sequence using transistor switches and a clock sequence synchronized with the received signals, characterized in that that the input of a first transistor switch serving as a threshold value switch (Tl) the entrance (D) of the entire arrangement forms that a second, through the Output signal of the first, a third and a sixth transistor switch controllable Transistor switch (T2) short-circuit the signal output (Q) of the entire arrangement can that a third from the signal output (Q) and from the output of the second transistor switch controllable transistor switch (T3) the output of the first and sixth transistor switch can short-circuit that a fourth, from the output of the third and sixth transistor switch controllable transistor switch (T4) the signal output (Q) of the entire arrangement can short-circuit that a fifth transistor switch controlled by the clock input (T) (T5), the signal output (Q) of the entire arrangement can short-circuit that one sixth transistor switch controlled by the clock input (T) and with a switch-off delay (T6) can short-circuit the output of the first and third transistor switch (Fig. 1).

2. Arrangement according to claim 1, characterized in that the transistor switch each consisting of a transistor (Tr), a resistor (R) and two diodes (Di, D2) are constructed so that the emitter with the reference potential, the collector with the Output (A) is connected, that between base and emitter the resistor (R) is connected is that the first diode (D1) is connected between the input (E) and the base is that the second diode (D2) is connected between the input (E) and the output (A) is (Fig. 2).

3. Arrangement according to claim 2, characterized in that the first Diode (D1) in the delayed switch-off transistor switch (T6) has a lower threshold voltage possesses as the second diode (D2) (Fig. 2).