DE2548105A1

DE2548105A1 - Return to zero stage for signal regeneration - allows input to be scanned and output of same period as clock generated if threshold valve is exceeded

Info

Publication number: DE2548105A1
Application number: DE19752548105
Authority: DE
Inventors: Friedrich Ing Grad Boedeker; Helmut Dipl Ing Scheuermann; Ernst-Ulrich Dipl Ing Scheuing
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1975-10-28
Filing date: 1975-10-28
Publication date: 1977-05-05
Also published as: DE2548105C2

Abstract

A return to zero function for signal regeneration is provided by digital transistor switching stages. A transmission signal is periodically scanned and if the amplitude exceeds a threshold value during the Scan period, then an output is generated. The output signal (W) is a function of the states of three transistor stages (T2, T4, T5) and is in the form of a positive square wave pulse corresponding to the period of the applied clock signal (T). Additional transistor stages (T1, T3, T6) provide coupling with the output (Q) to define the scan periods which are generated immediately the clock signal goes low. If during the scan period, the input is below the threshold, then the output remains at zero.

Description

Anordnung zur Impulsregeneration Arrangement for pulse regeneration

Die Erfindung betrifft eine Anordnung zum Regenerieren von RZ (return-to-zero)-Signalfolgen. The invention relates to an arrangement for regenerating RZ (return-to-zero) signal sequences.

Digitale über Leitungen übertragene Informationen werden verformt empfangen. Es ist daher notwendig, das Nutzsignal zu regenerieren um eine fehlerfreie Weiterverarbeitung zu gewährleisten. Digital information transmitted over lines is deformed receive. It is therefore necessary to regenerate the useful signal to ensure that it is error-free To ensure further processing.

Eine Schaltung, bestehend aus einer Kippschaltung (D-Flip Flop), wie in ttThe Integrated Circuits Catalog for Design Engineersfl von Texas Instruments veröffentlicht, und einer nachgeschalteten Und-Schaltung, löst zwar die genannte Aufgabe, hat aber eihe zu grosse Übernahmezeit und ist deshalb nicht für extrem hohe Frequenzen geeignet, ausserdem ist ihre Leistungsaufnahme verhältnismässig gross. A circuit consisting of a flip-flop circuit (D flip flop), as in The Integrated Circuits Catalog for Design Engineers by Texas Instruments published, and a downstream AND circuit, while solving the mentioned Task, but has too long takeover time and is therefore not suitable for extremely high frequencies, and their power consumption is proportionate great.

Die zu der Erfindung führende Aufgabe war es, eine Schaltung anzugeben, die zu diskreten Zeitpunkten erkennen soll, ob ein Impuls vorhanden ist oder nicht. Dieses Erkennen soll in einer sehr kurzen Zeitspanne (Übernahmezeit) möglich sein. Ist der Impuls erkannt, dann soll er für die Dauer des an der Schaltung anliegenden Taktimpulses an den Ausgang weiter gegeben werden. Die Schaltung soll von niedrigen bis sehr hohen Taktfrequenzen arbeiten, mit geringem Aufwand verwirklicht werden und eine kleine Leistungsaufnahme besitzen.The task leading to the invention was to specify a circuit, which should recognize at discrete points in time whether a pulse is present or not. This recognition should be possible in a very short period of time (takeover time). If the impulse is recognized, then it should be for the duration of the applied to the circuit Clock pulse can be passed on to the output. The circuit is said to be from low to work with very high clock frequencies, can be achieved with little effort and have a small power consumption.

Die Aufgabe wird gelöst wie im Anspruch 1 beschrieben. Zweckmässige Ausführungsbeispiele sind in den Unteransprüchen beschrieben. Anhand eines Ausführungsbeispieles nach Fig. 1, Fig. 2, Fig.3 und eines Impulsdiagrammes nach Fig. 4 wird im folgenden die Wirkungsweise erläutert. Das Impulsdiagramm Fig. 4 zeigt, außer bei den Potentialen am Informationseingang D, am Takteingang T und am Signalausgang Q jeweils leitende oder gesperrte Zustände der Transistoren, nicht jedoch deren Ausgangspegel. Diese Darstellung ist deshalb zweckmässig, weil am Ausgang eines einzelnen Transistorschalters trotz gesperrtem Zustand ein niedriger Pegel liegen kann, wenn ein anderer Transistorschalter, dessen Ausgang direkt mit dem Ausgang des gesperrten Transistorschalters verbunden ist, sich im leitenden Zustand befindet und damit den niedrigen Pegel am Ausgang des gesperrten Transistorschalters erzwingt.The object is achieved as described in claim 1. Appropriate Embodiments are described in the subclaims. Using an exemplary embodiment according to Fig. 1, Fig. 2, Fig.3 and a timing diagram according to Fig. 4 is in the following explains how it works. The pulse diagram Fig. 4 shows, except for the potentials at the information input D, at the clock input T and at the signal output Q each conductive or blocked states of the transistors, but not their output level. These Representation is therefore useful because at the output of a single transistor switch Despite the blocked state, a low level can be present if another transistor switch, its output directly to the output of the locked transistor switch tied together is in the conductive state and thus the low level at the output of the locked transistor switch.

Der Pegel am Signalausgang Q wird durch die Schaltzustände der Transistoren T2, T4, T5 bestimmt. Das Zusammenwirken aller Transistorschalter ergibt folgende Funktion der gesamten An-Ordnung: Am Signalausgang Q tritt nur dann ein Impuls mit der gleichen Dauer des Taktimpulses auf, wenn während der Übernahmezeit - im Impulsdiagramm kann dies das Zeitintervall 3 oder 7 sein - ein die Schwelle des Transistorschalters T1 überschreitender Pegel am Informationseingang D liegt. In allen anderen Fällen liegt am Signalausgang Q ein niedriger Pegel.The level at the signal output Q is determined by the switching status of the transistors T2, T4, T5 are determined. The interaction of all transistor switches results in the following Function of the entire arrangement: At the signal output Q only a pulse occurs the same duration of the clock pulse if during the takeover time - in the pulse diagram this can be the time interval 3 or 7 - on the threshold of the transistor switch T1 exceeding level at information input D. In all other cases signal output Q is at a low level.

Der Spannungs sprung zwischen hohem und niedrigem Pegel am Signalausgang Q ist bei Verwendung von Transistorschaltern nach Fig. 2 in der Anordnung nach Fig. 1 gleich einer Diodenschwellspannung. Dadurch kann die Schaltung bei sehr kleinen Strömen betrieben werden und hat deshalb einen geringen Leistungiverlust.The voltage jump between high and low level at the signal output When using transistor switches according to FIG. 2 in the arrangement according to FIG. 1 equals a diode threshold voltage. This allows the circuit to be used at very small Streams are operated and therefore has a small loss of power.

Das verzögerte Abschalten des Transistorschalters T6 kann beispielsweise dadurch erreicht werden, dass der Transistor durch Sättigungsschutzdioden mit unterschiedlicher Schwellspannung in den Sättigungsbereich gesteuert wird. Die dadurch erreichte Verzögerungszeit ist gleich der Übernahm @@@ der die Schaltung ein Signal erkennen und an den Sign@@@@@@ gang Q weiter geben kann.Im folgenden wird beschrieben@@@@ Schaltzustände die einzelnen Transistorschalter in den @@@@@-ligen Zeitintervallen nach Fig. 4 einnehmen können. Im SeXrintervall liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist auf hohem Pegel. Dann sind die Transistoren von T1, T3, T4 gesperrt, die Transistoren von T2, T5, T6 sind leitend1 d.h. T2 und T5 erzwingen am Signalausgang Q einen niedrigen Pegel.The delayed switching off of the transistor switch T6 can, for example can be achieved that the transistor by saturation protection diodes with different Threshold voltage is controlled into the saturation range. The thereby reached Delay time is equal to the takeover @@@ which the circuit recognizes a signal and can pass it on to the sign @@@@@@ gang Q. The following is a description of @@@@ Switching states of the individual transistor switches in the @@@@@ time intervals according to Fig. 4 can take. In the SeXrinterval there is a at information input D. low level, the clock T is high. Then the transistors are from T1, T3, T4 blocked, the transistors of T2, T5, T6 are conductive1 i.e. T2 and T5 force a low level at the signal output Q.

Im Zeitintervall 2 liegt am Informationseingang D ein @oher Pegel an, der Takt T ist auf hohem Pegel. Dann sind die Transistoren von Tl, T5, T6 leitend, die Transistoren von T2 93, T4 sind gesperrt, d.h. T5 erzwingt am Signalausgang Q eLan niedrigen Pegel.In time interval 2 there is a high level at information input D. on, the clock T is high. Then the transistors of Tl, T5, T6 are conductive, the transistors of T2 93, T4 are blocked, i.e. T5 forces the signal output Q eLan low level.

Im Zeitintervall 3 liegt am Informationseingang D ein hoher Pegel an, der Takt T ist jetzt auf niedrigem Pegel. Dauer nd die Transistoren von T1, T3, T6 leitend, die Transistoren von T2, T4, T5 gesperrt, d.h. T2, T4, T5 halten gemeinsam dez hohen Pegel am Signalausgang Q.In time interval 3, the information input D has a high level on, the clock T is now at a low level. Duration nd the transistors of T1, T3, T6 conductive, the transistors of T2, T4, T5 blocked, i.e. T2, T4, T5 hold common dec high level at signal output Q.

Im Zeitintervall 4 liegt am Informationseingang D eiii hohler Pegel an, der Takt T ist noch auf niedrigem Pegel. Dann sind die Transistoren von T1, T3 leitend, die Trasistoren von T2, T4, T5, T6 sind gesperrt, d.h. T2, T4, T5 halten gemeinsam den hohen Pegel am Signalausgang Q.In the time interval 4 there is a hollow level at the information input D eiii on, the clock T is still at a low level. Then the transistors of T1 are T3 conductive, the transistors from T2, T4, T5, T6 are blocked, i.e. T2, T4, T5 jointly hold the high level at the signal output Q.

Im Zeit intervall 5 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist noch auf niedrigem Pegel. Dann sind die Transistoren von T1, T3 leitend, die Transistoren von T2, T4, T5, T6 sind gesperrt, d.h. T2, T4, T5 halten gemeinsam den hohen Pegel am Signalausgang Q und zwar deshalb, weil der Takt T noch immer auf niedrigem Pegel ist.In the time interval 5 there is a low level at the information input D. on, the clock T is still at a low level. Then the transistors of T1 are T3 conductive, the transistors of T2, T4, T5, T6 are blocked, i.e. T2, T4, T5 hold jointly the high level at the signal output Q, namely because the clock T is still is always at a low level.

Im Zeitintervall 6 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist jetzt auf hohem Pegel. Dann sind die Transistoren von Ti, T3, T4 gesperrt, die Transistoren von T2, T5, T6 sind leitend, d.h. T2 und T5 erzwingen am Signalausgang Q einen niedrigen Pegel.In the time interval 6 there is a low level at the information input D. on, the clock T is now at a high level. Then the transistors of Ti, T3, T4 blocked, the transistors of T2, T5, T6 are conductive, i.e. force T2 and T5 at the signal output Q a low level.

Im Zeitintervall 7 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist auf niedrigem Pegel. Dann sind die Transistoren von T, T3, T41 T5 gesperrt, die Transistoren von T2, T6 sind leitend; obwohl der Takt T eine Übernahmezeitphase eingeleitet hat, wird der Signalausgang Q auf niedrigem Pegel gehalten, da T2 leitet aufgrund der Ansteuerung durch Ti.In the time interval 7 there is a low level at the information input D. on, the clock T is low. Then the transistors are from T, T3, T41 T5 blocked, the transistors of T2, T6 are conductive; although the clock T is a takeover time phase has initiated, the signal output Q is held at a low level, since T2 conducts due to the control by Ti.

Im Zeitintervall 8 liegt am Informationseingang D ein hoher Pegel an, der Takt T ist auf niedrigem Pegel. Damit sind eigentlich die Voraussetzungen geschaffen, um am Signalausgang Q einen hohen Pegel zu erzeugen, aber inzwischen hat der Transistor von T6 verzögert abgeschaltet, so dass jetzt die Transistoren von T2, T3, T5, T6 gesperrt sind, die Transistoren von T1, T4 sind leitend, d.h. T4 erzwingt am Signalausgang Q einen niedrigen Pegel.In the time interval 8, the information input D has a high level on, the clock T is low. That’s actually the prerequisites created to be at the signal output Q to produce a high level, but in the meantime the transistor of T6 has switched off with a delay, so now the transistors of T2, T3, T5, T6 are blocked, the transistors of T1, T4 are conductive, i.e. T4 forces a low level at the signal output Q.

Im Zeitintervall 9 liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist auf niedrigem Pegel. Dann sind die Transistoren von Tt, T3, T5, T6 gesperrt, di-e Transistoren von T2, T4 sind leitend, d.h. T2 und T4 erzwingen am Signalausgang Q einen niedrigen Pegel.In the time interval 9, the information input D has a low level on, the clock T is low. Then the transistors of Tt, T3, T5, T6 blocked, the transistors of T2, T4 are conducting, i.e. force T2 and T4 at the signal output Q a low level.

Im Zeitintervall 10 besteht die gleiche Situation wie im Zeitintervall 1.The situation in time interval 10 is the same as in time interval 1.

L e e r s e i t eL e r s e i t e

Claims

Claims arrangement for regenerating a through the transmission line deformed RZ (return-to-zero) signal sequence using transistor switches and a clock sequence synchronized with the received signals, characterized in that that the first input of a first transistor switch serving as a threshold value switch (Ti) the input (D) of the entire arrangement forms that the first transistor switch (Ti) also from the signal output (Q) of the entire arrangement via a second input can be controlled that a second from the output of the first transistor switch controlled transistor switch (T2) short-circuit the output (Q) of the entire arrangement can that a third transistor switch controlled by the output (Q) of the entire arrangement (T3) the output of a sixth clock-controlled transistor switch that switches off with a delay (T6) can short-circuit that a fourth from the output of the third and sixth Transistor switch controlled transistor switch the output (Q) of the whole Arrangement can short-circuit that a fifth transistor switch controlled by the clock (T) (T5) can short-circuit the output (Q) of the entire arrangement (Fig. I).

2. Arrangement according to claim 1, characterized in that the transistor switch each of a transistor iTr), a resistor (R) and at least two diodes (D1, D2) that the emitter with the reference potential, the collector connected to the output (A) that between the base and emitter the resistor (R) is connected that the first diode (Di) between the input (E) and the base is connected that the second diode (D2) between the input (E) and the output (A) is switched (Fig. 2).

3. Arrangement according to claim 2, characterized in that the first transistor switch (Ti) serving as a threshold value switch also has a second one Input and two further diodes that the third diode (D3) between the second input and the base that the fourth diode (D4) is connected between the second input and the output is switched (Fig. 3).

4. Arrangement according to claim 2, characterized in that the switch-off delayed Transistor switch (T6) the first diode (Dt) has a lower threshold voltage as the second diode (D2) (Fig. 2).