DE2014443C3

DE2014443C3 - Linking circuit for implementing a method for fail-safe pulse transmission

Info

Publication number: DE2014443C3
Application number: DE19702014443
Authority: DE
Inventors: Werner 8000 Muenchen Hoehne
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1970-03-25
Filing date: 1970-03-25
Publication date: 1973-11-15
Also published as: DE2014443B2; DE2014443A1

Description

Wenn Impulse über benachbart geführte Leitungen, insbesondere über Kabel übertragen werden, verändern während der Übertragung eingestreute Störspannungen die Potentiale auf den Übertragungsleitungen in gleicher Richtung. If impulses are transmitted via adjacent lines, in particular via cables, During the transmission, interspersed interference voltages change the potentials on the transmission lines in the same direction.

Solange davon ausgegangen werden kann, daß die Potentiale auf den Leitungsadern durch die Störungen auch um den gleichen Betrag verändert werden, bietet ein bekanntes Übertragungsverfahren ausreichenden Schutz gegen derartige Störungen. Gemäß diesem Übertragungsverfahren werden die zu übertragenden Impulse über einen Verstärker, der gegenphasige Ausgangssignale abgibt, auf die Leitungsadern der Übertragungsleitung gegeben. Am Ende der Übertragungsleitung ist als Empfangsverstärker ein Differenzverstärker eingesetzt. Da solche Verstärker lediglich auf die Differenz der ihnen zugeführten Spannungen ansprechen, können, sofern die oben erwähnte Voraussetzung des Auftretens der Störungen mit gleicher Amplitude auf beiden Leitungsadern erfüllt ist, diese Störungen sich empfangsseitig nicht auswirken.As long as it can be assumed that the potentials on the lines are caused by the interference can also be changed by the same amount, a known transmission method is sufficient Protection against such interference. According to this transmission method, the Pulses are sent to the line cores of the transmission line via an amplifier, which emits output signals in antiphase. At the end a differential amplifier is used as a receiving amplifier on the transmission line. Because such amplifier only respond to the difference in the voltages supplied to them, provided that the Above-mentioned prerequisite for the occurrence of disturbances with the same amplitude on both lines is fulfilled, this interference has no effect on the receiving side.

Da jedoch in der Praxis die Potentiale der Leitungsadern in vielen Fällen derartig unterschiedlich beeinflußt werden, daß ein Differenzverstärker :iuf diese Potentialunterschiede anspricht, ist das bekannte Verfahren häutig zur Unterdrückung von Stürimpulsen ungeeignet.However, since in practice the potentials of the line cores are so different in many cases be influenced that a differential amplifier: it responds to these potential differences known methods often unsuitable for suppressing storm impulses.

Bei einem anderen bekannten Cbertragungsvc.ahren wird auch bei solchen ungünstigen Betriebs- \erhaltnissen die sichere Unterdrückung von Störun gen gewährleistet. Gemäß diesem Verfahren (Internationale elektrische Rundschau 1968, Nr. 12. Seite 30S; deutsche Ai· legcschrift 1 221 668) werden sendeseitig aus den Impulsen und ImpulspausenAnother known transmission method Even with such unfavorable operating conditions, the reliable suppression of disturbances guaranteed. In accordance with this procedure (International Electrical Rundschau 1968, No. 12. Page 30S; German Ai · legcschrift 1 221 668) on the transmit side from the pulses and pulse pauses

ίο Potentiale abgeleitet, die jeweils einander ausschließende Binärwerte darstellen. Diese Potentiale werden an die beiden Leitungsadern angelegt und empfangsseitig derartig logisch miteinander verknüpft, daß lediglich die eine solcher Binärwertkombinationen zu einer Inipulsabgabe (vgl. Fig. 1) führt. Wenn hei diesem Verfahren noch berücksichtigt wird, daß die Länge der Impulse möglichr Störungen zu übeidauern hat. dann können wählend der Übertragung auf die Übertragungsleitung eingestreute Störungen das ausgangsseitig abgegebene Ergebnis nicht beeinflussen. Da nämlich unter der Voraussetzung benachbarter Führung der Übertragungslcitungen eingestreute Störungen die Nutzpotentiale auf den einzelnen Leitungen jeweils in gleicher Richtung und mit gleicher Amplitude verändern, werden die durch einen Nutzimpuls bzw. durch eine Nutzimpulspause auf den Übertragungsleitungen hervorgerufenen Potentialkonstellationen in Form komplementärer Potentiale in jedem Falle in der Weise beeinflußt, daß nunmehr beide Leitungsadern dasselbe Potential führen, so daß ausgangsseitig die vorgesehene Verknüpfungsbedingung nicht mehr erfüllt ist und damit die Abgabe eines Ausgangssignals unterbunden wird. Es können daher während der Nu'zimpulspause auf keinen Fall auf die Übertragungsleitung eingestreute Störungen zur Auswirkung kommen. Für die Zeitdauer des Nutzimpulses selbst ist dies dann der Fall, wenn die vorstehend erwähnte Zeitbedingung eingehalten wird, weil dann trotz der durch Auftreten von Störimpulsen zeitweiligen Unterbindung der Abgabe eines Ausgangssignals, dieses letzten Endes doch noch auftritt und damit ^die Ankunft eines übertragenen Impulses erkennbar macht.ίο derived potentials that are mutually exclusive Represent binary values. These potentials are applied to the two lines and on the receiving side logically linked to one another in such a way that only one such binary value combination leads to a pulse delivery (see. Fig. 1). When hot This method also takes into account that the length of the impulses may overhaul disturbances has. then interspersed interference can occur during the transmission on the transmission line do not influence the result reported on the output side. Namely under the condition Interferences interspersed with adjacent routing of the transmission lines reduce the useful potential to the change the individual lines in the same direction and with the same amplitude, the a useful pulse or caused by a useful pulse pause on the transmission lines Influences potential constellations in the form of complementary potentials in each case in such a way that that now both lines lead the same potential, so that the intended linkage condition on the output side is no longer fulfilled and thus the emission of an output signal is prevented. There can therefore under no circumstances be interspersed on the transmission line during the non-pulse pause Disturbances come into play. For the duration of the useful pulse itself, this is then the Case when the above-mentioned time condition is met because then despite the occurrence of glitches temporarily preventing the delivery of an output signal, this last one The end still occurs and thus makes recognizable the arrival of a transmitted impulse.

Aufgabe der Erfindung ist es, eine zur Durchführung des letztgenannten Verfahrens geeignete Schaltungsanordnung anzugeben, die als Universalbaustein ausgebildet ist und bei der Impulsübertragung sowohl sendeseitig als auch empfangsseitig eingesetzt werden kann und die im Hinblick einer Ausführung ^;n integrierter Schaltungstechnik konzipiert ist.The object of the invention is to provide a circuit arrangement suitable for carrying out the last-mentioned method, which is designed as a universal module and can be used for the transmission of pulses both on the transmit side and on the receive side and which, with regard to an embodiment ^; n integrated circuit technology is designed.

Die Erfindung betrifft daher eine Verknüpfungsschaltung, insbesondere zur Durchführung eines Verfahrens zur störungssicheren Impulsübertragung über benachbart geführte Leitungen, bei dem aus den Impulsen und Impulspausen sendeseitig an die beiden Leitungsadern angelegte Potentiale abgeleitet werden, die bestimmte Binärvvertkombinationen darstellen und die empfangsseitig derartig logisch miteinander verknüpft werden, daß lediglich eine dieser Binärwertkombinationen zu einer Impulsabgabe führt, wobei sendeseitig die Länge der Impulse so bemessen ist, daß sie mögliche Störungen überdauern. Erfindungsgemäß ist diese Schaltungsanordnung dadurch gekennzeichnet, daß sie zwei UND-Glieder mit jeweils einem negierten und einem nichtnegierten Eingang bildet, deren Ausgänge zu einem ODER-Glied mit einem negierten Ausgang verbun-The invention therefore relates to a logic circuit, in particular for the implementation of a method for fail-safe pulse transmission via adjacent lines, in which the pulses and pulse pauses are sent to the Potentials applied to both lines can be derived, which represent certain binary value combinations and which are logically linked to one another on the receiving side in such a way that only one of these Binary value combinations lead to a pulse output, with the length of the pulses on the transmitting side as is measured so that they outlast possible disturbances. This circuit arrangement is according to the invention characterized in that they have two AND gates, each with one negated and one non-negated Forms an input whose outputs are connected to an OR gate with a negated output

den sind, der direkt oder über zwei gegensinnig anordnung als Einheitsbaustein zunächst unter gepolte Dioden zugänglich ist, daß die UND-Glieder Zuhilfenahme von Symbolen für logische Verknüpjeweils zwei in Kollektorschaltung betriebene Transi- fungsschaltungen dargestellt. Er weist zwei nichtstoren enthalten, deren Basisanschlüsse die Signal- negierte Eingänge a 1 und b 1 sowie zwei negierte eingänge darstellen und durch deren Emitterpotential 5 Eingänge a 2 und b 2 auf, von denen jeweils ein jeweils über eine Z-Diode jeweils ein Transistor ent- negierter und ein nichtnegicrter zu einer UND-gegengesetzten Leitfähigkeitstyps gesteuert wird, von Verknüpfungsschaltung U1 und U 2 führen. Die denen der dem negierten Signalcingang zugeordnete beiden Ausgänge der UND-Verknüpfungsschaltungen mit seiner Kollektor-Emitter-Strecke der Basis- sind zu einer ODER-Verknüpfungsschaltung mit Emitter-Strecke des nicht negierten Eingang zugeord- _l0 einem negierten Ausgang y verbunden. An diesen neten Transistors parallel geschaltet ist, daß die Ausgang sind gegensinnig zwei Dioden D angeschlos-Kollektoren der den beiden nicht negierten Signal- sen, deren freie Anschlüsse die Diodenausgänge y 1 eingängen der den beiden UND-Gliedern zugeord- und )>2 bilden, die bei Parallelschaltung mehrerer neten Transistoren miteinander verbunden sind, und Anordnungen gemäß Fig. 2 Verwendung finden, daß zwischen Basis und Emitter der zugeordneten i₅ Der Ausgang y ist mit dem negierenden Eingang b 2 Transistoren angeschlossene Widerstände durch verbunden. Außerdem ist noch der Anschluß / vor-Feldeffektwiderstände gebildet werden, deren Steuer- gesehen, der im Zusammenhang mit einer weiter elektrode mit dem Kollektor des jeweils zugehörigen unten erläuterten Verlangsamung der Ausgangsflan-Transistors verbunden sind. ken benutzt werden kann.The ones that are accessible directly or via two opposing arrangements as a unitary component initially under polarized diodes, that the AND gates represent two collector circuits operated in each case with the aid of symbols for logical linking. It has two non-blinds, the base terminals of which represent the signal negated inputs a 1 and b 1 and two negated inputs and, through their emitter potential, 5 inputs a 2 and b 2, each of which has a transistor via a Zener diode - Negated and a non-negative is controlled to an AND opposite conductivity type, lead by logic circuit U 1 and U 2. The two outputs of the AND logic circuits associated with the negated signal input with its collector-emitter path of the base are connected to an OR logic circuit with emitter path of the non-negated input associated _with a negated output y . Connected in parallel to this ninth transistor is that the outputs are two diodes D connected in opposite directions - collectors of the two non-negated signals, whose free connections form the diode outputs y 1 inputs of the two AND gates and)> 2, which are connected to each other when several transistors are connected in parallel, and arrangements according to FIG. 2 are used that between the base and emitter of the associated i ₅ The output y is connected to the negating input b 2 transistors through resistors connected. In addition, the connection / before field effect resistors are formed, the control of which is connected to a further electrode with the collector of the respective associated deceleration of the output flange transistor, explained below. ken can be used.

Ein besonderer Vorteil der erfindungsgemäßen _ao In Fig. 8 wird nun der schaltungstechnische Auf-Schaltungsanordnung im Zusammenhang mit dem bau der erfindungsgemäßen Schaltungsanordnung oben erwähnten Impulsübertragungsverfahren liegt beschrieben, der, wie erwähnt, im Hinblick einer in der Hochohmigkeit ihrer Eingänge, wodurch sie Ausführung in integrierter Schaltungstechnik konzibesonders für einen in diesem Zusammenhang häufig picrt ;st. Die eine UND-Schaltung dieser Schaltungscrforderlichcn Parallelbetrieb mehrerer Impulssender as anordnung wird durch die Transistorstufen mit den bzw. Impulsempfänger geeignet ist. pnp-Transistoren TIl, T12 und den npn-Transisto-A particular advantage of the inventive _a o In Fig. 8, the circuitry on-circuit arrangement in connection with the construction of the circuit arrangement according to the invention is described above-mentioned pulse transmission method, which, as mentioned, with regard to the high resistance of its inputs, which makes it execution in integrated circuit technology conci especially for a picrt often used in this context; st. The one AND circuit of this circuit required parallel operation of several pulse transmitters as an arrangement is suitable through the transistor stages with the pulse receiver. pnp transistors TIl, T12 and the npn transistor

Wciterc Ausgestaltungen der erfindungsgemäßen renlTl und Ϊ T2 und die zweite UND-Schaltung Schaltungsanordnung gewährleisten eine von Netz- durch die pnp-Transistoren T21 und T22 sowie die Spannungsschwankungen weitgehend unabhängige npn-Transistoren 2Tl und 2T2 gebildet. Bei der Betriebsspannung für die eingangsseitigen Transisto- 30 ersten UND-Schaltung stellt die Basis des Transistors ren und damit eine netzspannungsunabhängige An- TIl den nichtnegierten Eingang dar. Dieser Transprechschwclle. Außerdem verhindert eine Kurz- sistor ist in Kollektorschaltung betrieben, wozu sein Schlußsicherung in der Ausgangsstufe die Zerstörung Kollektor an Masse und sein Emitter über den der ausgangsseitigen Transistoren bei Kurzschluß. Emitterwiderstand REW an positives Betriebspoten-Wciterc embodiments of the invention renlTl and Ϊ T2 and the second AND circuit circuit arrangement ensure an npn transistors 2Tl and 2T2 formed largely independent of the mains by the pnp transistors T21 and T22 and the voltage fluctuations. In the case of the operating voltage for the transistor's first AND circuit on the input side, the base of the transistor ren and thus a voltage-independent input represents the non-negated input. In addition, a short-circuit transistor is operated in a collector circuit, for which purpose its circuit breaker in the output stage prevents the collector to earth from being destroyed and its emitter via that of the output-side transistors in the event of a short circuit. Emitter resistor REW to positive operating potential

Infolge der vorerwähnten Vorteile sowie auf 35 tial gelegt ist. An die Basis dieses Transistors ist mit Grund der Ausgestaltung als Universalbaustein ist ihrer Anode eine Diode D angeschlossen, deren die erfindungsgemäßc Schaltungsanordnung als Ver- Kathode ebenfalls an positivem Betriebspotential knüpfungsschaltung auch in anderem Zusammenhang liegt. Diese Diode dient dem Schutz gegen positive als mit dem vorerwähnten störungssicheren Impuls- Störspannungsspitzen. Negative Störspannungsspitzen übertragungsverfahren von Interesse. 40 werden durch die Basis-Kollcktor-Diode des Tran-As a result of the aforementioned advantages as well as being placed on 35 tial. A diode D is connected to the base of this transistor due to the design as a universal component, its anode, whose circuit arrangement according to the invention as a cathode is also connected to positive operating potential in a different context. This diode is used to protect against positive as with the aforementioned fail-safe impulse interference voltage peaks. Negative interference voltage peaks transmission method of interest. 40 are through the base collector diode of the tran-

Im Folgenden wird die erfindungsgemäße Schal- sistorsTll abgeleitet. Der Emitter des Transistors tungsanordnung in erster Linie im Zusammenhang TIl ist über die Z-DiodeZ mit der Basis des npnmit der Durchführung des Impulsübertragungs- Transistors ITl verbunden, dessen Emitter direkt Verfahrens und anschließend unabhängig davon als und dessen Basis über den Widerstand 1RB1 an Verknüpfungsschaltung in einer Reihe von Anwen- 45 Masse liegt. Die Z-Diode ist dabei so gepolt, daß sie dungsfällen an Hand von 8 Figuren näher erläutert. im Zenerbereich betrieben werden kann. Durch sie Die wird im wesentlichen die Ansprechschwelle bestimmt.The switch according to the invention is derived below. The emitter of the transistor processing arrangement primarily in connection with TIl is connected via the Z-DiodeZ to the base of the npnwith the implementation of the pulse transmission transistor ITl, the emitter of which is directly process and then independently of it as and its base via the resistor 1 RB 1 on Linking circuit in a series of applications 45 is ground. The polarity of the Zener diode is such that it is explained in more detail using 8 figures. can be operated in the zener area. They essentially determine the response threshold.

F i g. 1 zeigt ein Prinzipschaltbild, an Hand dessen Den negierenden Eingang des ersten UND-Gliedes das Übertragungsverfahren erläutert wird, zu dessen stellt der Basisanschluß des pnp-TransistorsT12 dar, Durchführung die erfindungsgemäße Schaltungs- 50 der wie der Transistor T11 in Kollektorschaltung anordnung dient; die betrieben wird, wozu sein Kollektor an Masse gelegtF i g. 1 shows a basic circuit diagram on the basis of which the negating input of the first AND element the transmission method is explained, to which the base connection of the pnp transistor T12 represents, Implementation of the circuit according to the invention, like the transistor T11, in a collector circuit arrangement serves; which is operated, for which purpose its collector is grounded

Fig. 2 zeigt eine unter Zuhilfenahme von Ver- und sein Emitter über den Emitterwiderstand/?E12 knüpfungssymbolen dargestellte Darstellung der an positives Betriebspotential gelegt ist. Auch hier erfindungsgemäßen Schaltungsanordnung zum Durch- ist wieder eine Schutzdiode D zwischen der Basis und führen des Übertragungsverfahrens; die 55 dem positives Betriebspotential führenden AnschlußFIG. 2 shows one with the aid of V and its emitter via the emitter resistor /? E12 Link symbols shown representation that is attached to positive operating potential. Here too Circuit arrangement according to the invention for through- is again a protective diode D between the base and conduct the transfer process; the connection leading to the positive operating potential

Fig. 3 zeigt die Schaltungsanordnung gemäß angeschaltet. Der Emitter des TransistorsT12 stehl F i g. 2 als Sendeverstärker und als Empfangsver- über die Z-Diode Z mit der Basis des npn-Transistors stärker für den Fall des Parallelbetriebs; die 1T2 in Verbindung, dessen Emitter direkt undFig. 3 shows the circuit arrangement according to switched on. The emitter of transistor T12 steals F i g. 2 as a transmitting amplifier and as a receiving amplifier via the Zener diode Z with the base of the npn transistor stronger in the case of parallel operation; the 1T2 in connection, its emitter direct and

Fig. 4 zeigt die Schaltungsanordnung gemäß dessen Basis über den WiderstandIRB2 an Masss F i g. 2 in Verwendung als NOR-Glied; die 60 gelegt ist und dessen Kollektor an die Basis de; Fig. 4 shows the circuit arrangement according to its base via the resistor IRB2 at ground F i g. 2 used as a NOR element; the 60 is placed and its collector to the base de;

Fig. 5 zeigt die Schaltungsanordnung gemäß TransistorsITl angeschlossen, ist. Die zwischer Fig. 2 in Verwendung als UND-Glied; die Basis und Emitter der Transistoren 1T1 und ITiFig. 5 shows the circuit arrangement according to the transistor IT1 is connected. The between 2 in use as an AND element; the base and emitter of transistors 1T1 and ITi

Fig. 6 zeigt die Schaltungsanordnung gemäß angeschlossenen Widerstände 1RB1 und 1RB2 sim F i g. 2 in Verwendung als Exklusiv-NOR-Glied; die vorzugsweise Feldeffektwiderstände, deren »Steuer Fig. 7a und 7b zeigen die Schaltungsanordnung 65 elektrode« mit dem Kollektor des jeweils zugeord gemäß Fig. 2 in Verwendung zum Kleiner-Größer- neten Transistors verbunden ist. Auf diese Weis Vergleich. lassen sich in raumsparender Weise hochohmig6 shows the circuit arrangement according to connected resistors 1 RB 1 and 1 RB 2 sim F i g. 2 in use as an exclusive NOR element; the preferably field-effect resistors whose "control Fig. 7a and 7b show the circuit arrangement 65 electrode" is connected to the collector of the respectively associated transistor according to FIG. 2 in use for the smaller-larger transistor. In this way comparison. can be high-resistance in a space-saving manner

In der F i g. 2 ist die erfindungsgemäße Schaltungs- Widerstände erzielen.In FIG. 2 is to achieve circuit resistances according to the invention.

In derselben Weise ist das /weile die pnp-Transi- dung finden soll, ist in hier nicht dargestellter WeiseIn the same way that the pnp transition is to be found is in a manner not shown here

stören 721 und 7 22 sowie die npn-Transistoren der Verbindungspunkt der Dioden D4 und D 3 mit721 and 7 22 as well as the npn transistors interfere with the connection point of the diodes D4 and D 3

2 7Ί und 2 7'2 aufweisende UND-Glied aufgebaut. dem Kollektor des Transistors Tu 1 zu verbinden,2 7Ί and 2 7'2 having AND gate constructed. to connect to the collector of the transistor Tu 1,

Die Kollektoren des zum ersten UND-Glied gehören- wobei dann der Verbindungspunkt der Dioden D 2The collectors of the belong to the first AND element - with the connection point of the diodes D 2

den npn-Transislors 1 T 1 und des zum zweiten UND- 5 und D 4 den Dkxlenausgang darstellt.the npn transistor 1 T 1 and the second AND 5 and D 4 represents the Dkxlen output.

Glied gehörenden npn-Transistors 2 T 1 sind mit- Zwischen der Basis des Transistors 7"« 1 und demMember belonging npn transistor 2 T 1 are with- Between the base of the transistor 7 "« 1 and the

einander verbunden, wodurch die Ausgangsgrößen Ausgang y kann gegebenenfalls noch ein Konden-connected to each other, whereby the output variables output y can possibly also have a condensation

dcr beiden UND-Glieder zu einem ODER-Glied sator angeschlossen sein ,um ein definiertes verlang-the two AND elements must be connected to an OR element in order to achieve a defined

miteinander verknüpft werden. samtcs Umschalten der Ausgangsstufe vom einen inlinked together. samtcs switching the output stage from one to

Eine weitgehend von Netzspannungsschwankungen 10 den anderen Schaltzustand und damit eine definierteA largely defined by mains voltage fluctuations 10 the other switching state and thus a

unabhängige Betriebsspannung für die beiden Tran- Erhöhung der dynamischen Störsichcrheit der Schal-independent operating voltage for the two trans- Increasing the dynamic immunity to interference of the switching

sistorcnlTl und 2Tl wird über den in Kollektor- tungsanordnnug zu erzielen.sistorcnlTl and 2Tl can be achieved via the in Kollektor- tungsanordnnug.

schaltung betriebenen Transistor T geliefert, dessen Das Kollektorpotential des Transistors Tu 2 dercircuit operated transistor T supplied, the collector potential of the transistor Tu 2 of which

Kollektor am Batteriepotential + UB liegt und des- ersten Kaskade steuert den Transistor To 1 der zwei-Collector is at the battery potential + UB and the first cascade controls the transistor To 1 of the two-

scn Emitter mit dem kollektorfcrnen Anschluß des ₁₅ ten Transistorkaskade .Der Kollektor des TransistorsScn emitter with the collector-core connection of the _15th transistor cascade. The collector of the transistor

an die Kollektoren der Transistoren 1 T1 und 2 Π ToI liegt am Potential + UB, sein Emitter ist mitto the collectors of the transistors 1 T 1 and 2 Π ToI is at the potential + UB, its emitter is with

verbundenen Widerstandes R 1 angeschlossen ist. Die der Basis des Transistors To 2 verbunden, der alsconnected resistor R 1 is connected. The connected to the base of the transistor To 2, which is called

stabilisierende Vorspannung des dauernd leitenden Multiemittertransistor ausgebildet ist. Sein Kollektorstabilizing bias of the permanently conductive multi-emitter transistor is formed. His collector

Transistors T wird durch einen Spannungsteiler er- ist über einen nicderohmigcn Widerstand Λ 6 anThe transistor T is connected to a voltage divider via a nicderohmigcn resistor Λ 6

zeugt, der aus der Reihenschaltung eines Wider- 20 das Potential + UB gelegt. Sein einer Emitter isttestifies that from the series connection of a resistor 20 put the potential + UB . Its an emitter is

Standes R 4, einer Z-DiodeZ und eines Transistors Tv mit dem Kollektor des Transistors Tu 1 bzw. mit dem Standes R 4, a Z-DiodeZ and a transistor Tv with the collector of the transistor Tu 1 or with the

besteht. Der eine äußere Anschluß des Spannungs- Ausgang y und sein anderer Emitter ist mit der Basisconsists. One outer connection of the voltage output y and its other emitter is with the base

tellers, ein Anschluß des Widerstandes R 4, ist an des Transistors To 1 verbunden. Zwischen den beidenplate, one terminal of the resistor R 4, is connected to the transistor To 1. Between the two

positives Battcriepoteiitial +UH und der andere Emitteranschlüssen des Transistors To 2 liegt diepositive battery potential + UH and the other emitter connection of the transistor To 2 is the

äußere Anschluß, der Emitter des Transistors 7'v, ist 25 Hauptstronistrecke einer Vierschichttriode Vk. Dieexternal connection, the emitter of transistor 7'v, is 25 main current path of a four-layer triode Vk. the

an Masse gelegt. Die Z-Diodc ist so gepolt ,daß sie Steuerelektrode dieser Vierschichttriode ist mit demconnected to ground. The polarity of the Z-Diodc is such that it is the control electrode of this four-layer triode

in Nähe des Zenerbercichs betrieben wird, beim Kollektor eines pnp-Transistors 77: verbunden, dessenis operated in the vicinity of the Zenerbercichs, at the collector of a pnp transistor 77: connected, whose

Transistor Tv sind Kollektor und Basis galvanisch Emitter an positivem Potential + UB liegt. DieTransistor Tv are collector and base galvanic emitter at positive potential + UB . the

miteinander verbunden, so daß er als Diode wirkt. Stcucrspannung für diesen Transistor wird über demconnected together so that it acts as a diode. Stcucrspannung for this transistor is above the

Der Spannungsabgriff verfolgt am Verbindungspunkt 30 nicdcrohmigen Widerstand R 6 abgegriffen,The voltage tap is tapped at connection point 30 with a nicdcrohmigen resistor R 6,

von Widerstand R 4 und Z-DiodeZ. Der Transistor T Im Folgenden wird die Funktionsweise der Schal-of resistor R 4 and Z-DiodeZ. The transistor T In the following, the functionality of the switching

licfcrt den Basisstrom für den Transistor Tu I der tungsanordnung gemäß F i g. 8 erläutert. Hierzu wirdlicfcrt the base current for the transistor Tu I of the processing arrangement according to FIG. 8 explained. To do this,

Endstufe, über die zwischen seinem Emitter und der angenommen, daß dem Eingang η 1 des TransistorsOutput stage, via which between its emitter and the assumed that the input η 1 of the transistor

Basis des Transistors Tu 1 liegenden Reihenschaltung TIl dem Binärwert L entsprechendes SperrpotentialBase of the transistor Tu 1 lying series circuit TIl the binary value L corresponding blocking potential

der Widerstände R 2 und R 3. 35 und dem Eingang a 2 des Transistors 7 12 dem Binär-the resistors R 2 and R 3. 35 and the input a 2 of the transistor 7 12 to the binary

Die Leitfähigkeit des Transistors Tu 1 ist von der wert O entsprechendes Durchslcucrpotential zuge-Leitfähigkeit des npn-Transistors TU abhängig, der führt wird. Das Kollektorpotential des gesperrten der Übergabe des vom vorstehend erwähnten Ver- Transistors T 11 versetzt den Transistor 1 T 1 in den knüpfungsteil der Schaltungsanordnung abgegebenen leitenden Zustand. Hierdurch liegen Basis und Verknüpfungsergebnisses an die Endstufe dient. Der 40 Emitter des Transistors Tu auf annähernd demselben Kollektor dieses Transistors TU ist an den Verbin- Potential, so daß dieser Transistor gesperrt ist. Dadungspunkt der Widerstände R 2 und R 3 angc- mit erhält aber der Transistor Tu 1 seinen vollen schlossen, sein Emitter liegt an Masse und seine Basisstrom und wird in den leitenden Zustand verBasis ist mit den miteinander verbundenen Kollek- setzt, wodurch auch der Transistor Tu 2 leitend ist. toren der Transistoren 1T1 und 2Tl verbunden. 4.5 Die Transistoren To 1 und To2 hingegen sind in-Die Ausgangsstufe der Schaltungsanordnung gemäLi folge des in diesem Falle niedrigen Kollcktorpotcn-F i g. 8 enthält zwei Kaskadenschaltungen von Tran- tials des Transistors Tu 2 gesperrt. Das an dem Aussistoren Tu 1 und Tu 2 bzw. To 1 und To 2. Der gang y auftretende Potential entspricht dem Ergebnis Emitter des schon erwähnten eingangsseitigen Tran- der erfüllten Verknüpfungsbedingung eines UND-sistors Tu 1 ist über einen Widerstand R 7 mit Masse 50 Gliedes, dessen einer Eingang negiert ist.
verbunden und andererseits an die Basis des zweiten Bei allen übrigen möglichen Kombinationen der Transistors Tu2 dieser Kaskade angeschlossen. Dem den Eingängen al und a2 zugeführten Variablen Kollektor des Transistors Tu 2 wird über den Wider- hingegen sind die Potentialverhältnisse an dem Ausstand R 5 das Potential + UB zugeführt. Er ist außer- gang y gerade vertauscht, y führt also das hohe dem über die bezüglich der Betriebsspannung in 55 Potential. Bei der Kombination a 1 -= 0 und a2 0 Durchlaßrichtung gepolte Diode Dl mit dem KoI- sind beide Transistoren T Ϊ1 und 712 leitend und lektor des Transistors TU 1 verbunden. Der Kollektor dadurch beide Transistoren ITl und 1T2 gesperrt, dieses Transistors Tu 1 stellt den Ausgang y der Hiermit ist aber Transistor Tu leitend und leitet den Schaltungsanordnung dar. Außerdem ist eine Reihen- vom Transistor T gelieferten Strom ab, so daß Transchaltung von gleichgepolten Dioden D 2, D 4 und 60 sistor Tu 1 und damit auch Transistor Tu 2 gesperrt D 3 vorgesehen, die in Sperrichtung zwischen dem sind, was wiederum den leitenden Zustand der Tran-Potential + UB und Masse betrieben werden. Der sistoren To 1 und To 2 zur Folge hat. Dies gilt auch Verbindungspunkt der DiodenD2 und D4 ist an für den Fall daß al = 0 und a2 = 1 sind, daß den Kollektor des Transistors Tu 1 angeschlossen. auch hier der Transistor TIl leitend und aamit der Der Verbindungspunkt der Dioden D 4 und D 2 stellt 65 Transistor ITl gesperrt ist und damit der Transistor den einen Diodenausgang y 2 der Schaltungsanord- Tu leitend ist, was die vorerwähnte Folge für den nung dar. In Fällen, in denen der entsprechend Leitfähigkeitszustand der Transistoren der Aus-F i g. 2 mit y 1 bezeichnete Diodenausgang Verwen- gangsschaltung zur Folge hat Im Falle der Eingangs-The conductivity of the transistor Tu 1 depends on the conductivity of the npn transistor TU corresponding to the value O , which is conducting. The collector potential of the blocked or the transfer of the transistor T 11 mentioned above puts the transistor 1 T 1 in the connecting part of the circuit arrangement, the conductive state emitted. This provides the basis and the linking result to the output stage. The 40 emitter of the transistor Tu on approximately the same collector of this transistor TU is at the connection potential, so that this transistor is blocked. Dadungspunkt of the resistors R 2 and R 3 angc- with but receives the transistor Tu 1 its full closed, its emitter is connected to ground and its base current and is in the conductive state verBasis is interspersed with the interconnected collector, whereby the transistor Tu 2 is conductive. gates of the transistors 1T1 and 2Tl connected. 4.5 The transistors To 1 and To2, on the other hand, are in-The output stage of the circuit arrangement in accordance with the low-voltage collector pot in this case. 8 contains two cascade circuits of tran- tials of the transistor Tu 2 blocked. The potential occurring at the output transistors Tu 1 and Tu 2 or To 1 and To 2. The output y corresponds to the result of the emitter of the aforementioned input-side tran- the linking condition of an AND transistor Tu 1 is via a resistor R 7 to ground 50 Element whose one input is negated.
connected and on the other hand connected to the base of the second In all other possible combinations of the transistor Tu2 of this cascade. The variable collector of the transistor Tu 2 supplied to the inputs a1 and a2 is supplied with the potential + UB via the resistor-, on the other hand, the potential ratios at the protrusion R 5. Except for y, it has just been swapped, so y leads the high potential to over the potential in 55 with regard to the operating voltage. With the combination a 1 - = 0 and a2 0 forward direction polarized diode Dl with the KoI- both transistors T Ϊ1 and 712 are conductive and lektor of the transistor TU 1 connected. The collector thereby blocks both transistors IT1 and 1T2, this transistor Tu 1 represents the output y of which, however, transistor Tu is conductive and conducts the circuit arrangement 2, D 4 and 60 sistor Tu 1 and thus also transistor Tu 2 blocked D 3 provided, which are in the blocking direction between what is in turn operated the conductive state of the Tran potential + UB and ground. The sistors To 1 and To 2 result. This also applies to the connection point DiodenD2 and D4, in the case that al = 0 and a2 = 1 indicates that the collector of the transistor 1 is connected Tu. Here, too, the transistor TIl is conductive and the connection point of the diodes D 4 and D 2 represents 65 transistor ITl is blocked and thus the transistor is the one diode output y 2 of the Schaltungsanord- Tu is conductive, which is the aforementioned consequence for the voltage. In Cases in which the corresponding conductivity state of the transistors of the off-F i g. 2 diode output labeled y 1 results in a use circuit In the case of the input

9 109 10

Signalkombination α 1 1, αϊ 1 sperren zwar betrieb je 3endestelle zwei dieser Bausteine vorzudie Transistoren 711 und 712, der Transistor 1 Tl sehen, von denen jeweils ein anderer der beiden ist aber dennoch nichtleitend, da seine Basis-Emitter- Diodenausgänge ausgenutzt wird. Dies ist im linken Strecke durrh den leitenden Transistor 1 T2 nieder- Teil der Fig. 3 für zwei Sendestellen dargestellt, ohmig überbrückt ist. Auch hier ist also wieder 7» 5 Bei jeder dieser Scndestellen ist der Diodenausgang leitend. Der Ausgang y führt dieselben Potentiale y 1 einer ersten Schaltungsanordnung mit der Leiwie im vorstehend erwähnten Fall. Entsprechende tungsader/2 der Übertragungsleitung und der Betrachtungen gelten für den Eingängen b 1 und b 2 Diodenausgang y 2 einer zweiten Schaltungsanordder Transistoren T 21 und T 22 zugeführte Binär- nung mit der Leitungsader /1 der Übertragungswerte, ίο leitung verbunden. Ein negierender Eingang der Signal combination α 1 1, αϊ 1 block operation each 3end position two of these modules vorzuudie transistors 711 and 712, the transistor 1 Tl, of which a different one of the two is nevertheless non-conductive, since its base-emitter diode outputs are used. This is shown in the left section through the conductive transistor 1 T2 low part of FIG. 3 for two transmission points, is bridged ohmically. Here, too, is 7 »5. The diode output is conductive at each of these interfaces. The output y carries the same potentials y 1 of a first circuit arrangement with the lei as in the above-mentioned case. Corresponding line wire / 2 of the transmission line and the considerations apply to the inputs b 1 and b 2 diode output y 2 of a second circuit arrangement of the transistors T 21 and T 22 supplied binary with the line wire / 1 of the transmission values, ίο line connected. A negating input of the

Da die Kollektoren der Transistoren ITl und einen Schaltungsanordnung einer Sendestelle ist an 2Tl, deren Lcitfähigkcitszustand im Falle des Tran- Masse gelegt und der zum selben UND-Glied dieser sistors 171 von der Binärwertkombination der den Schaltungsanordnung gehörende nichtnegierende Eingängen «1 und al zugeführten Variablen, im Eingang ist mit einem negierenden Eingang der Falle des Transistors 271 an den Binärwertkombi- 15 anderen Schaltungsanordnung dieser Sendcstelle nationen der den Eingängen bl und b2 zugeführten verbunden und stellt den Signaleingang £ dar. Die Variablen abhängen, miteinander verbunden sind, übrigen Eingänge der Schaltungsanordnungen einer werden die Ausgangsvariablen der beiden UND- Sendestelle bleiben unausgenutzt. Die Leitungsader /1 Glieder mit negierten und nichtnegierten Eingängen ist über Widerstände R 1 an positives Potential und in Form einer ODER-Funktion miteinander ver- ™ die Leitungsader / 2 über Widerstände R 2 an Masse knüpft, wie es gemäß den Ausführungen zu Fig. 2 gelegt. In derselben Weise sind weitere Anordnunerwünscht ist. gen, die zu weiteren Sende- bzw. EmpfangsstellenSince the collectors of the transistors ITl and a circuit arrangement of a transmitting station is connected to 2Tl, whose Lcitbarkeitkcitsstatus in the case of the Tran- earth is placed and the variables supplied to the same AND element of this transistor 171 from the binary value combination of the non-negating inputs «1 and al belonging to the circuit arrangement, In the input is connected to a negating input of the case of the transistor 271 to the binary value combinations 15 other circuit arrangement of this Sendcstelle nations of the inputs bl and b2 supplied and represents the signal input £. The variables depend on each other, other inputs of the circuit arrangements the output variables of the two AND sending points remain unused. The lead wire / 1 members with negated and nichtnegierten inputs is linked via resistors R 1 comparable to each other at a positive potential and in the form of an OR function ™ line wire / 2 through resistors R 2 to ground, as in accordance with the discussion of Fig. 2 placed. In the same way, other arrangements are undesirable. gen that lead to further sending or receiving points

Eine vorteilhafte Besonderheit der Schaltungs- gehören an die Leitungsadern bzw. an die Impulsanordnung gemäß Fig. 8 liegt noch in der Kurz- quellen und Festpotentiale anzuschließen. Schlußsicherung ihrer Ausgangsstufe. Zu dieser *5 An Hand der F i g. 4 bis 7 wird nun noch erläu-Kurzschlußsicherung gehören die Vierschichttriode tert, wie die Schaltungsanordnung gemäß Fig. 2 Vk, der Transistor Tk und der Widerstand R 6. Im bzw. Fig. 8 unabhängig vom erfindungsgemäßen Norrnalbctrieb ist, wenn sich die Transistoren To 1 Verfahren als Verknüpfungsschaltung betrieben wer- und To 2 im leitenden Zustand befinden, die Vier- den kann. Es werden hierbei nur einige der au sich schichttriode Kit gesperrt und beeinflußt somit die 3° mit dieser Schaltungsanordnung realisierbaren 13 Ausgangsstufe nicht. Verknüpfungsmöglichkeiten zweier Variabler her-An advantageous special feature of the circuit belonging to the line cores or to the pulse arrangement according to FIG. 8 lies in the fact that short sources and fixed potentials have to be connected. Final backup of your output stage. To this * 5 on the basis of FIG. 4 to 7 still erläu short circuit protection will now include the Vierschichttriode tert how the circuit of FIG. 2 Vk, the transistor Tk and the resistance R 6. and Fig. 8 is independent of the inventive Norrnalbctrieb when the transistors To 1 The method can be operated as a logic circuit and To 2 is in the conductive state, which can be four. In this case, only some of the layer triode kit itself are blocked and thus does not affect the 13 output stage that can be implemented with this circuit arrangement. Link options for two variables

Der Spannungsabfall am Widerstand R 6 reicht ausgegriffen.The voltage drop across the resistor R 6 is sufficient.

dann nämlich nicht aus, den Transistor Tk in den Bei der an Hand der F i g. 4 dargestellten Betriebsleitenden Zustand zu versetzen, so daß die Vier- weise dient der Baustein gemäß Fig. 2 als NOR-schichttriode Vk gesperrt bleibt. Erst wenn infolge 35 Glied. Hierzu sind die beiden negierenden Eingänge eines Kurzschlusses oder einer unzulässig großen — 309518/495 — Benens & Co. — l/G Belastung der Kol'.ektorstrom des Transistors To 1 al und b 1 an Masse gelegt. Den beiden nichtnegie- und damit der Strom durch den Widerstand R 6 renden Eingängen a 1 und b 1 werden die zu verstark ansteigt, wird der Transistor 7A- leitend, so daß knüpfenden Variablen zugeführt. Am Ausgang y auch die Vierschichttriode Vk in den leitenden Zu- 40 treten dann einer NOR-Verknüpfung der Variablen stand versetzt wird. Hierdurch aber werden die entsprechende Binärwerte auf.then namely not off, the transistor Tk in the case of the F i g. 4, so that the four-way function, the module according to FIG. 2 remains blocked as a NOR layer triode Vk. Only if as a result of 35 links. 309518/495 - - Benen & Co. - this purpose the two inverting inputs of a short circuit or an inadmissibly large are l / G load on the Kol'.ektorstrom of the transistor To 1 al and b 1 to the ground. The two non-negative inputs a 1 and b 1, which generate the current through the resistor R 6, become too amplified when the transistor 7A becomes conductive, so that linked variables are supplied. At the output y, the four-layer triode Vk in the conductive connection is then set to a NOR operation of the variable stand. However, this results in the corresponding binary values.

Transistoren To 1 und To 2 gesperrt und es kann In der an Hand der F i g. 5 dargestellten Betriebs-Transistors To 1 and To 2 blocked and it can be In the on the basis of FIG. 5 operating

über die Last nur noch ein durch den hochohmigen weise dient die Schaltungsanordnung gemäß Fig. 2The circuit arrangement according to FIG. 2 is only used over the load as a result of the high resistance

Widerstand R 5 begrenzter Strom fließen. als UND-Glied. In diesem Falle dienen die beidenResistor R 5 limited current flow. as an AND element. In this case the two serve

In der F i g. 3 ist nun die Verwendung der Schal- 45 negierenden Eingänge a 2 und b 2 als Eingänge fürIn FIG. 3 is now the use of the switching 45 negating inputs a 2 and b 2 as inputs for

tungsanordnung gemäß Fig. 2 bzw. Fig. 8 als die Variablen. Die beiden nichtnegierenden Eingängeprocessing arrangement according to FIG. 2 and FIG. 8 as the variables. The two non-negating inputs

Sendeschaltung und als Empfangsschaltung für den a 1 und b 1 bleiben unausgenutzt bzw. es wird ihnenTransmitting circuit and receiving circuit for the a 1 and b 1 remain unused or it becomes them

Fall des Parallelbetriebs von zwei Sende- und das dem Binärwert L entsprechende Potential fesCase of the parallel operation of two transmit and the binary value L corresponding potential fes

Empfangsstellen dargestellt. zugeführt.Receiving points shown. fed.

Der rechte Teil der F i g. 3 zeigt die Verwendung 5° Die F i g. 6 erläutert die Betriebsweise der SchalThe right part of FIG. 3 shows the use 5 ° The FIG. 6 explains the operation of the scarf

der Schaltungsanordnung als Empfangsschaltung. tungsanordnung gemäß Fig. 2 als Exkh.,iv-NORthe circuit arrangement as a receiving circuit. processing arrangement according to FIG. 2 as Exkh., iv-NOR

Hierzu ist die Leitungsader /1 der Übertragungslei- Glied, also als ein Verknüpfungsglied, das eintFor this purpose, the line core / 1 is the transmission link, so as a link that unites

tung mit einem negierenden Eingang und die Leitungs- Negierung der Exklusiv-ODER-Verknüpfung realiwith a negating input and the line negation of the exclusive OR link

ader/2 mit einem nichtnegierenden Eingang ver- siert. In diesem Falle ist jeweils der nichtnegierendcore / 2 with a non-negating input missed. In this case it is non-negating

bunden, wobei diese Eingänge zu ein und demselben 55 Eingang des einen UND-Gliedes der Anordnung mitied, these inputs to one and the same 55 input of one AND element of the arrangement mi

UND-Glied der Schaltungsanordnung gehören. Der dem negierenden Eingang des anderen UND-GliedeAND gate belonging to the circuit arrangement. The negating input of the other AND gate

Ausgang y ist mit dem anderen negierenden Eingang verbunden, also Eingang a 1 mit Eingang b 1 unOutput y is connected to the other negating input, i.e. input a 1 with input b 1 un

der Schaltungsanordnung verbunden, der zu dem Eingang b 1 mit Eingang a 2.the circuit arrangement connected to the input b 1 with input a 2.

zweiten UND-Glied gehört. Der nichinegiererde' In den Fig. 7a und7b ist die Verwendung d« Eingang dieses UND-Gliedes dient als Rückstell- ^6o Schaltungsanordnung gemäß Fig. 2 zum Kleine eingang. Die Diodenausgänge y 1 und y2, die hier Größer-Vergleich dargestellt. Bei der Schaltung!second AND element belongs. In FIGS. 7a and 7b, the input of this AND element serves as a reset ^{circuit arrangement} according to FIG. 2 for the small input. The diode outputs y 1 and y2, which are shown here as a larger comparison. When switching!

nicht dargestellt sind, bleiben im Empfangsbetrieb anordnung gemäß Fig. 7a wird ein Ausgleich; unausgenutzt. In derselben Weise ist noch eine signal L abgegeben, wenn die Ungleichung a < b fi zweite Empfangsschaltung an die Leitungsadern die beiden Eingangsvariablen α und b erfüllt ist. Drare not shown, remain in the receiving operation arrangement according to FIG 7a is a compensation; unused. In the same way, a signal L is also emitted if the inequality a <b fi second receiving circuit on the line cores, the two input variables α and b is satisfied. Dr

angeschlossen. ⁶5 Eingangsvariablee wird in diesem Falle dem nichconnected. ⁶ 5 input variables are not used in this case

Wenn der Einheitsbaustein gemäß Fig. 2 bzw. negierenden Eingang al des einen UND-Gliedes zi F i g. 8 zum Aussenden von Impulsen auf die Über- geführt, dessen anderer Eingang α 2 an Masse lief tragungsleitung verwendet wird, sind im Parallel- Die andere Eingangsvariable b wird dem negierendeIf the unit module according to FIG. 2 or the negating input al of the one AND element zi F i g. 8 for sending impulses to the transfer line, the other input of which α 2 is used to ground the transmission line, are in parallel The other input variable b is the negating

Eingang b 2 des zweiten UND-Gliedes zugeführt, dessen nicht negierender Eingang b 1 unbeschaltet bleiben kann.Input b 2 of the second AND element supplied, the non-negating input b 1 of which can remain unconnected.

Die Schaltungsanordnung gemäß Fig. 7b gibc ein Ausgangssignal ab, wenn die Ungleichung a > b erfüllt ist. In diesem Falle wird die Eingangsgröße a The circuit arrangement according to FIG. 7b emits an output signal when the inequality a> b is satisfied. In this case the input variable a

dem negierenden Eingang a 2 des einen UND-Gliedes zugeführt, dessen nichtnegierender Eingang a I unbeschaltet bleibt. Die Eingaigsvariable b wird dem nichtnegierenden Eingang b 1 des anderen UND-Gliedes zugeführt, dessen negierender Eingang b 2 an Masse liegt.fed to the negating input a 2 of the one AND element, the non- negating input a I of which remains unconnected. The Eingaigsvariable b is the non-negating input b 1 of the other AND gate supplied with the input negating b 2 is connected to ground.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. Combination circuit, in particular for carrying out a method for interference-free pulse transmission via adjacent lines, in which the pulses and pulse pauses are sent to the two on the transmit side. Line cores applied potentials are derived, which represent certain binary value combinations, and which are logically linked to one another on the receiving side in such a way that only one of these binary value combinations leads to a pulse output, the length of the pulses being measured on the transmitting side so that they outlast possible interference, characterized in that they have two AND elements (ul.

U 2) each with a negated (α 2. b 2) and a non- negated input (a 1, b 1), the outputs of which are connected to an OR gate with a negated output (y) , which is directly or via two opposing directions polarized diodes (DIyI. > 2) is accessible that the AND gates each contain two transistors operated in a collector circuit (711, 712; 721, T22), the base connections of which represent the signal inputs (α 1, α 2; bl, B2) and is controlled opposite conductivity type, of which the negated Sigi.aleingang (al, bl) associated with (1 71; by the emitter potential of each of a Z-diode (Z) in each case a transistor (2 71, 2 72 1 71, 1 72) , 2 72) is connected in parallel with its collector-emitter path of the base-emitter path of the non-negated signal input (a 1, a 2) associated transistor (171; 2 71) that the collectors of the two non-negated signal inputs (al, fei) of the transistors (171, 172) assigned to the two AND gates mi are connected to one another, and that between the base and emitter of the associated transistors (171, 172; 271, 2, 7 2) connected resistors (IRS1, 1KB 2; 2 KBl, 2 RB 2) are formed by field effect resistors, the control electrodes of which are connected to the collector of the respective transistor (Fig. 2, Fig. 8) .

2. Circuit arrangement according to claim 1, characterized in that the transistors (171, 2 7 2) of the AND elements connected in parallel with their emitter-collector paths bridge the base-emitter path of a transition transistor (TU) whose emitter-collector -Way in turn, the base-emitter path of the input-side transistor (Tu 1) of an output stage is connected in parallel.

3. Circuit arrangement according to claim 1, characterized in that the collector current of the transistors connected directly in parallel (171,272) of the AND elements, the base and 'the collector current of the transfer transistor (TU) and the base current of the input-side transistor (Tu 1) of the output stage is abgegritlcn .π, diode-connected transistor (Tv) (F - a continuously conductive transistor (7) are provided, the base voltage at one of the series connection of a cons "Jes (Ii 4), a Zener diode (Zl), and a < i g. 8).

4. Circuit arrangement according to one of claims 1 to 3, characterized in that it contains an output stage which consists of two transistor cascades of two transistors (7 u 1, Tu 2; To 1, To 2), in which the second transistor (7h 2) the first cascade controls the first transistor [To ί ', the second cascade (Fig. 8).

5. Circuit arrangement according to claim 4, characterized in that the second transistor (To 2) of the second transistor cascade (To 1, To 2) is designed as a two-Emiuertrinsistor, and that one emitter of this transistor with the base of the first transistor (To 1) this transistor cascade is connected (Fig. N).

6. Circuit arrangement according to claim 4 or 5, characterized in that between the base of the first transistor (To 1) of the second transistor cascade (To 1. To 2) and the emitter of the second transistor (To 2) not connected to its base of this cascade the main current path of a four-layer diode (Vk) is connected, the control electrode of which is connected to the emitter of a further transistor (Tk) of the opposite conductivity type, whose collector is at positive potential and whose control voltage is connected to one in the collector line of the second transistor ( To 2) lying resistor (R 6) is tapped (Fig. 8).

7. Circuit arrangement according to one of the preceding claims, characterized by its use as a receiving element for the pulse transmission in such a way that the inputs of one AND element (U 2) are connected to one of the line cores (/1./2) in such a way that the inverted pulse potential goes to the negating input (α 2) and the non-inverted pulse potential to the non-negated input (a1), that its negating output (y) with the negating input (b 2) of the second AND element (UX) is connected, at whose non-negating input (bl) normally forward potential (e.g. binary value L) is present, so that information is stored and, in the event of a reset, is replaced by blocking potential (e.g. binary value O) (Fig. 2) .

8. Circuit arrangement according to one of claims 2 to 6, characterized by its use as a transmitting member in parallel operation with a pulse transmission such that it is provided twice (A 1, A 2) per transmission point, including the diode output with the outer cathode (y 1) of the The first arrangement (AI) is connected to the wire (12) of the transmission line carrying the non-negated pulse potential and the diode output with the outer anode (y 2) of the second arrangement (A 2) is connected to the wire (/ 1) of the transmission line carrying the negated pulse potential and for which a negating input (y 12) of the first arrangement (A 1) with a non-negating input (α 21) of the second arrangement

■ inung (/ 4 2) is connected and forms the pulse input and the negating input (a 22) of the second arrangement (A 2) is connected to ground (Fig. 3).

9. Circuit arrangement according to one of claims 2 to 6, characterized by its Vcr-

wcndung as a NOR element, such that the negating inputs (a 2. bl) of their AND elements (i'l. Ul) are connected to ground and the other two inputs (a 1. bl) of their AND elements to linking variables are supplied (Fig. 4).

10. Circuit arrangement according to one of the parts 2 to 6, characterized by its use as an AND element in such a way that the negating slopes [a 2. b 2) their AND elements (Cl. U 2) are supplied with the variables to be linked (Fin . 5).

11. Circuit arrangement according to one of Anvprv.che 2 to 6, characterized by its use as an exclusive NOR element such that the negating inputs (α2. Hl) of their AND elements (t / l. Ul) with the non-negative input ( o \ .b \) of the other AND element are connected (Fig. 6).

12. Circuit arrangement according to one of claims 2 to 6, characterized by its use for the size comparison of two input variables (α, b) such that the non-negating input (eg al) of one AND element (eg t / l) the one variable (eg o) and the negating input (e.g. b 2) of the second AND element (e.g. U 2) is supplied with the other variable (e.g. b), and the input (e.g. B. a 2 is connected to ground at (71) of an AND element (FIG. 7a) and its control voltage is tapped off at a resistor (R 6) located in the collector line of the second transistor (To 2) (F i g. 8th).

13 Circuit arrangement according to Claims 1 to 6, characterized in that it is used as a module is built in integrated circuit technology.