DE2548105C2

DE2548105C2 - Arrangement for pulse regeneration

Info

Publication number: DE2548105C2
Application number: DE19752548105
Authority: DE
Inventors: Friedrich Ing.(grad.) Bödeker; Helmut Dipl.-Ing. 7150 Backnang Scheuermann; Ernst-Ulrich Dipl.-Ing. 7057 Leutenbach Scheuing
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Bosch Telecom GmbH
Priority date: 1975-10-28
Filing date: 1975-10-28
Publication date: 1982-09-09
Also published as: DE2548105A1

Description

Die Erfindung betrifft eine Anordnung zum Regenerieren von /?Z(return-to-zero)-Signalfolgen.The invention relates to an arrangement for regenerating /? Z (return-to-zero) signal sequences.

Digitale über Leitungen übertragene Informationen werden verformt empfangen. Es ist daher notwendig, das Nutzsigna] zu regenerieren um eine fehlerfreie Weiterverarbeitung zu gewährleisten.Digital information transmitted over lines are received deformed. It is therefore necessary to regenerate the useful signal to ensure that it is error-free To ensure further processing.

Eine Schaltung, bestehend aus einer Kippschaltung fD-Fiip-Fiop), wie in »The Integrated Circuits Catalog for Design Engineers« von Texas Instruments veröiiem* licht, und einer nachgeschalteten Und-schaltung, löst zwar die genannte Aufgabe, hat aber eine zu große Übernahmezeit und ist deshalb nicht für extrem hoheA circuit consisting of a flip-flop (fD-Fiip-Fiop), as in »The Integrated Circuits Catalog for Design Engineers "by Texas Instruments released * light, and a downstream AND circuit, triggers the mentioned task, but has too long a takeover time and is therefore not for extremely high

I Frequenzen geejgnet, außerdem ist ihre Leistungsauf- I frequencies are suitable, and their power consumption

' 'nähme verhältnismäßig groß.'' would take relatively large.

Aus der US-PS 30 69 500 ist eine Schaltungsanordnung bekannt, die ebenfalls die obengenannte Aufgabe ϊ lösen kann. Der Nachteil dieser Schaltung ist, daß kein Sättigungsschutz der verwendeten Transistoren vorhanden ist, so daß diese Anordnung nicht für höhere Taktfrequenzen verwendet werden kann.
Aus der US-PS 32 70 288 ist ebenfalls eine dieFrom US-PS 30 69 500 a circuit arrangement is known which can also solve the above problem ϊ. The disadvantage of this circuit is that there is no saturation protection of the transistors used, so that this arrangement cannot be used for higher clock frequencies.
From US-PS 32 70 288 is also a

ίο genannte Aufgabe lösende Schaltungsanordnung bekannt, die ebenfalls nicht für hohe Taktfrequenzen geeignet ist Außerdem wird eine hohe Leistungsaufnahme wegen der Hintereinanderschaltung von bis zu 3 Transistorstufen und damit verbundener hoher Be-ίο known task solving circuit arrangement, which is also not suitable for high clock frequencies. In addition, there is a high power consumption due to the series connection of up to 3 transistor stages and the associated high loading

H triebsspannung benötigt. Auch kann keine flankengesteuerte Übernahme der Daten in das Flip-Flop erfolgen, sondern es müssen dazu Nadelimpulse erzeugt werden.
Die zu der Erfindung führende Aufgabe war es, eine Schaltung anzugeben, die zu diskreten Zeitpunkten erkennen soll, ob ein Impuls vorhanden ist oder nicht Dieses Erkennen soll in einer sehr kurzen Zeitspanne (Übernahrnezeit) möglich sein. Ist der Impuls erkannt, dann soll er für die Dauer des an der Schaltung anliegenden Taktimpulses an den Ausgang weitergegeben werden. Die Schaltung soll von niederen bis sehr hohen Taktfrequenzen arbeiten, mit geringem Aufwand verwirklicht werdt ι und eine kleine Leistungsaufnahme besitzen.H drive voltage required. There is also no edge-controlled transfer of the data to the flip-flop, but needle pulses must be generated for this.
The task leading to the invention was to specify a circuit which is to recognize at discrete points in time whether a pulse is present or not. This recognition is to be possible in a very short period of time (takeover time). If the pulse is recognized, it should be passed on to the output for the duration of the clock pulse applied to the circuit. The circuit should work from low to very high clock frequencies, be implemented with little effort and have a low power consumption.

Die Aufgabe wird gelöst wie im Anspruch I beschrieben. Zweckmäßige Ausführungsbeispiele sind in den Unteransprüchen beschrieben. Anhand eines Ausführungsbeispieles nach F i g. 1 und F i g. 2 und eines Impulsdiagrammes nach F i g. 3 wird im folgenden die Wirkungsweise erläutert Das Impulsdiagramm, F i g. 3, zeigt außer bei den Potentialen am Informationseingang D, am Takteingang Tund am Signalausgang Q, jeweils leitende oder gesperrte Zustände der Transistoren, nicht jedoch deren Ausgangsoegel. Dies ist deshalb zweckmäßig, weil am Ausgang eres einzelnen Transistorschalters trotz gesperrtem Zustand ein niedriger Pegel liegen kann, wenn ein anderer Transistorschalter, dessen Ausgang direkt mit dem Ausgang des gesperrten Transistorschalters verbunden ist. sich im leitenden Zustand befindet und damit den niedrigen Pegel am Ausgang des gesperrten Transistorschalters erzwingtThe object is achieved as described in claim I. Appropriate exemplary embodiments are described in the subclaims. On the basis of an exemplary embodiment according to FIG. 1 and F i g. 2 and a timing diagram according to FIG. 3 the mode of operation is explained below. The pulse diagram, F i g. 3 shows, except for the potentials at the information input D, the clock input T and the signal output Q, the respective conductive or blocked states of the transistors, but not their output levels. This is useful because, despite the blocked state, a low level can be present at the output of the individual transistor switch if another transistor switch, the output of which is directly connected to the output of the blocked transistor switch. is in the conductive state and thus forces the low level at the output of the blocked transistor switch

Der Pegel am Signalausgang Q wird durch die Schaltzustände der Transistoren 7"2, Γ 4. T5 bestimmt. Das Zusammenwirken aller Transistorschalter ergibt folgende Funktion der gesamten Anordnung: Am Signalausgang Q tritt nur dann ein Impuls mit der gleichen Dauer des Taktimpulses auf, wenn während der Übernahmezeit — im Impulsdiagramm kann dies das Zeitintervall 3 oder 7 sein — ein die Schwelle des Transistorschalters Ti überschreitender Pegel am Informationseingang D liegt. In allen anderen Fällen liegt am Signalausgang <?ein niedriger Pegel.The level at the signal output Q is determined by the switching states of the transistors 7 "2, Γ 4. T5 . The interaction of all transistor switches results in the following function of the entire arrangement: At signal output Q a pulse with the same duration of the clock pulse occurs only if during the takeover time - in the pulse diagram this can be the time interval 3 or 7 - a level exceeding the threshold of the transistor switch Ti is at the information input D. In all other cases there is a low level at the signal output <?

Der Spannungssprung zwischen hohem und niedrigem Pegel am Signalausgang ζ) ist bei Verwendung von Transistorschaltern nach F i g. 2 in der Anordnung nach Fig. I gleich einer Diodenschwellspannung. Dadurch kann die Schaltung bei sehr kleinen Strömen betrieben werden und hat deshalb einen geringen Leistungsver^ lust.The voltage jump between high and low level at the signal output ζ) is when using Transistor switches according to FIG. 2 in the arrangement according to FIG. 1 is equal to a diode threshold voltage. Through this the circuit can be operated at very low currents and therefore has a low power consumption desire.

Das verzögerte Abschalten des Transistorschalters 7*6 kann beispielsweise dadurch erreicht werden, daß der Transistor durch Sättigungsschutzdioden mit unterschiedlicher Schwellspannung in den Sättigungs-The delayed switching off of the transistor switch 7 * 6 can be achieved, for example, in that the transistor through saturation protection diodes with different threshold voltages in the saturation

bereich gesteuert wird. Die dadurch erreichte Verzögerungszeit ist gleich der Übernahmezeit, in der die Schaltung ein Signal erkennen und an den Signalausgang Q weitergeben kann. Im folgenden wird beschrieben, welche Schaltzustände die einzelnen Transistorschalter in den jeweiligen Zeitintervallen nach Fig.4 einnehmen können. Im Zeitintervall liegt am Informationseingang D ein niedriger Pegel an, der Takt T ist auf hohem Pegel. Dann sind die Transistoren von Tl, T3, TA gesperrt, die Transistoren von T2, T5, ι ο T6 sind leitern,, d. h., TI und T5 erzwingen am Signalausgang Q einen niedrigen Pegel.area is controlled. The delay time achieved in this way is equal to the takeover time in which the circuit can recognize a signal and pass it on to the signal output Q. The following describes which switching states the individual transistor switches can assume in the respective time intervals according to FIG. In the time interval, the information input D is at a low level, the clock T is at a high level. Then the transistors of Tl, T3, TA are blocked, the transistors of T2, T5, ι ο T6 are conductors, that is, TI and T5 force a low level at the signal output Q.

Im Zeitintervall 2 liegt am Informationseingang Dein hoher Pegel an, der Takt Γ ist auf hohem Pegel. Dann sind die Transistoren von Tl, T5, T6 leitend, die Transistoren von T2, T3, T4 sind gesperrt, d. h„ T5 erzwingt am Signalausgang ζ) einen niedrigen Pegel.In time interval 2 there is Dein at the information input high level, clock Γ is high. Then the transistors of Tl, T5, T6 are conductive, the Transistors of T2, T3, T4 are blocked, i. h "T5 forces a low level at the signal output ζ).

Im Zeitintervall 3 liegt am Infonnationseingang D ein hoher Pegsl an, der Takt Tist jetzt auf niedrigem Pegel. Dann sind die Transistoren von Γ1, T3, T6 leitend, die Transistoren von T2, T4, T5 gesperrt, d. h„ T2, Γ4, T5 halten gemeinsam den hohen Pegel am SignalausgangIn time interval 3, the information input D has a high level, and the clock T is now at a low level. Then the transistors of Γ1, T3, T6 are conductive, the transistors of T2, T4, T5 are blocked, i. h “T2, Γ4, T5 together hold the high level at the signal output

Im Zeitintervall 4 liegt am Infonnationseingang D ein hoher Pegel an, der Takt Tist noch auf niedrigem Pegel. Dann sind die Transistoren von Tl, T3 leitend, die Transistoren von T2, T4, T5, T6 sind gesperrt, d. h„ T2, T4, T5 halten gemeinsam den hohen Pegel am Signalausgang Q. In time interval 4, the information input D is at a high level, and the clock T is still at a low level. Then the transistors of Tl, T3 are conductive, the transistors of T2, T4, T5, T6 are blocked, i. h “T2, T4, T5 jointly hold the high level at the signal output Q.

Im Zeitintervall 5 liegt am Informationseingang D ein jo niedriger Pegel an, der Takt T ist noch auf niedrigem Pegel. Dann sind die Transistoren von Tl, T3 leitend, die Transistoren von T2, T4, T5, T6 sind gesperrt, d. h., T2, T4, T5 halten gemeinsam den hohen Pegel am Signalausgang Q, und zwar deshalb, weil der Takt T noch immerauf niedrigem Pegel ist.In the time interval 5, a low level jo is present at the information input D. The clock T is still at a low level. Then the transistors of T1, T3 are conductive, the transistors of T2, T4, T5, T6 are blocked, that is, T2, T4, T5 jointly hold the high level at the signal output Q , because the clock T is still low Level is.

Im Zeitintervall 6 liegt am Informntionseingang Dein niedriger Pegel an, der Takt Tist jetzt auf hohem Pegel Dann sind die Transistoren von Tl, T3, T4 gesperrt, die Transistoren von T2, T5, T6 sind leitend, d. h„ T2 und TS erzwingen am Signalausgang C einen niedrigen Pegel.In time interval 6, your information input is low, the clock T is now at a high level. h “T2 and TS force a low level at signal output C.

Im Zeitintervall 7 liegt am Informationseingang Dein niedriger Pegel an, der Takt Tist auf niedrigem Pegel. Dann sind die Transistoren von Tl₁ T3, T4, TS gesperrt, die Transistoren von T2, T6 sind leitend; obwohl der Takt T eine Übernahmezeitphase eingeleitet hat, wird der Signalausgang Q auf niedrigem Pegel gehalten, da T2 leitet aufgrund der Ansteuerung durch Tl.In time interval 7, the information input Dein is low, the clock T is at a low level. Then, the transistors Tl ₁ T3, T4, TS are disabled, the transistors T2, T6 are conductive; although the clock T has initiated a takeover time phase, the signal output Q is kept at a low level, since T2 conducts due to the activation by Tl.

Im Zeitintervall 8 liegt am Informationseingang Dein hoher Pegel an, der Takt T ist auf niedrigem Pegel. Damit sind eigentlich die Voraussetzungen geschaffen, um am Signslausgang Q einen hohen Pegel zu erzeugen, aber inzwischen hat der Transistor von T6 verzögert abgeschaltet, so daß jetzt die Transis .^en von T2, T3, T5, T6 gesperrt sind, die Transistoren vo ; Ti, T4sind leitend, d. h., T4 erzwingt am Signalausgang Q einen niedrigen Pegel.In time interval 8, your information input is high, and clock T is low. This actually creates the prerequisites for generating a high level at the signal output Q, but in the meantime the transistor of T6 has switched off with a delay, so that the transistors of T2, T3, T5, T6 are now blocked, the transistors vo ; Ti, T4 are conductive, that is, T4 forces a low level at the signal output Q.

Im Zeitintervall 9 liegt am Informationseingang D ein niedriger Pegel an, der Takt Tist auf niedrigem Pegel. Dann sind die Transistoren von Tl, T3, TS, Tb gesperrt, die Transistoren von T2, T4 sind leitend, d. h.. T2 und T4 erzwingen am Signalausgang Q einen niedrigen Pegel.In time interval 9, the information input D is at a low level, and the clock T is at a low level. Then the transistors of Tl, T3, TS, Tb are blocked, the transistors of T2, T4 are conductive, ie. T2 and T4 force a low level at the signal output Q.

Im Zeilintervall 10 besteht die gleiche Situation wie im Zeitintervall 1.The situation is the same as in line interval 10 in time interval 1.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims

25 48405 claims:

1. Arrangement for regenerating a RZ (return-to-zero) signal sequence deformed by the transmission line using transistor switches and a clock sequence synchronized with the received signals, the first input of a first transistor switch serving as a threshold value switch forming the input of the entire arrangement, a second transistor switch controlled by the output of the first transistor switch can short-circuit the output of the entire arrangement, characterized in that the first transistor switch (Tl) can also be controlled from the signal output (Q) of the entire arrangement via a second input, and a third from the output (Q) of the entire arrangement of controlled transistor switches (T3) short-circuiting the output of a sixth transistor switch (TS) that is controlled by the clock, and that a fourth transistor switch controlled by the output of the third and sixth transistor switches can control the output (Q) of the entire Arrangement can short-circuit that a fifth transistor switch (T5 ) controlled by the clock (T) can short-circuit the output (Q) of the entire arrangement (F i g. 1).

2. Arrangement according to claim I _1, characterized in that the transistor switch each consists of a transistor (Tr), a resistor (R) and at least - <* egg diodes (Di, D 2) are constructed, that the emitter with the reference potential, the Collector is connected to the output (A) that the resistor (R) is connected between the base and emitter. that the first diode (D 1) is connected between the input (E) and the base, that the two diodes (D 2) between the input (E) and the output (is switched (Fig. 2).

3. Arrangement according to claim 2, characterized in that the first serving as a threshold switch transistor switch (Ti) additionally has a second input and two further diodes, that the third diode (D 3) is connected between the second input and the base, that the fourth diode (D 4) is connected between the second input and the output (FIG. 3).

4. Arrangement according to claim 2, characterized in that in the switch-off delayed transistor switch (Tb) the first diode (Di) has a lower threshold voltage than the second diode (D 2) (Fig. 2).