DE2548158C2 - Arrangement for pulse regeneration - Google Patents

Arrangement for pulse regeneration

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DE2548158C2 DE19752548158 DE2548158A DE2548158C2 DE 2548158 C2 DE2548158 C2 DE 2548158C2 DE 19752548158 DE19752548158 DE 19752548158 DE 2548158 A DE2548158 A DE 2548158A DE 2548158 C2 DE2548158 C2 DE 2548158C2
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    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/20Repeater circuits; Relay circuits
    • H04L25/24Relay circuits using discharge tubes or semiconductor devices
    • H04L25/242Relay circuits using discharge tubes or semiconductor devices with retiming
    • HELECTRICITY
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    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
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Description

5050

Die Erfindung betrifft eine Anordnung zum Regenerieren von RZ(return-to-zero)-Signalfolgen.The invention relates to an arrangement for regenerating RZ (return-to-zero) signal sequences.

Digitale über Leitungen übertragene Informationen werden verformt empfangen. Es ist daher notwendig, das Nutzsignal zu regenerieren um eine fehlerfreie Weiterverarbeitung zu gewährleisten.Digital information transmitted over lines is received deformed. It is therefore necessary to regenerate the useful signal in order to ensure error-free further processing.

Eine Schaltung, bestehend aus einer Kippschaltung ('D-Flip-Flop), wie in »The Integrated Circuits Catalog for Design Engineers« von Texas Instruments veröffentlicht, und einer nachgeschalteten Und-Schaltung, löst zwar die genannte Aufgabe, hat aber eine zu große Übernahmezeit und ist deshalb nicht für extrem hohe Frequenzen geeignet, außerdem ist ihre Leistungsaufnahme verhältnismäßig groß.A circuit consisting of a toggle switch ('D flip-flop), as in »The Integrated Circuits Catalog for Design Engineers «published by Texas Instruments, and a downstream AND circuit, solves the mentioned task, but has too long a takeover time and is therefore not for extremely high Frequencies suitable, in addition, their power consumption is relatively large.

Aus der DE-OS 22 22 577 ist eine Schaltungsanord- *>r> nung bekannt, die ebenfalls die genannte Aufgabe löst, aber einen völlig anderen Lösungsweg beschreitet. Es wird nämlich eine bistabile Kippschaltung neben den beiden stabilen Zuständen für einen vom Taktsignal bestimmten zeitlichen Bruchteil, vorzugsweise für die Hälfte einer Bitperiode, mit Hilfe des Taktsignales derart in einen neutralen Zustand gesteuert, daß an beiden Ausgängen der Kippschaltung das gleiche Potential auftritt, so daß im gewünschten Abtastzeitpunkt die Kippschaltung durch den Potentialsprung des Taktsignals kurzzeitig zuerst einen labilen Zustand einnimmt und erst anschließend, je nachdem, ob das ständig am Eingang der Kippschaltung anliegende PCM-Signal die Entscheidungsschwelle über- oder unterschritten hat, in den einen oder anderen stabilen Zustand gelangt, den die Kippschaltung auch für den Rest der Bitperiode beibehält, selbst wenn sich das PCM-Signal ändert, bevor die Kippschaltung den jeweiligen stabilen Zustand gänzlich erreicht hat, und daß das PCM-Signal am Eingang der Kippschaltung auf einen derartigen Wert begrenzt ist, daß es nicht in der Lage ist, die Kippschaltung aus dem einen in den anderen stabilen Zustand zu kippen.From DE-OS 22 22 577 a Schaltungsanord- *>r> voltage known that also solves the above object, but takes a completely different approach. A bistable multivibrator is controlled in addition to the two stable states for a time fraction determined by the clock signal, preferably for half a bit period, with the aid of the clock signal in such a way that the same potential occurs at both outputs of the multivibrator, so that At the desired sampling time, the flip-flop first briefly assumes an unstable state due to the potential jump in the clock signal and only then, depending on whether the PCM signal constantly present at the input of the flip-flop circuit has exceeded or fallen below the decision threshold, reaches one or the other stable state that the flip-flop maintains for the rest of the bit period even if the PCM signal changes before the flip-flop has completely reached the respective stable state, and that the PCM signal at the input of the flip-flop is limited to such a value that it is unable to handle the K toggle switching from one stable state to the other.

Das Taktsignal steuert hierbei einen Hilfstransistor, der die Kippschaltung taktweise kurzschließt, so daß die Kippschaltung stromlos wird und den neutralen Zustand annimmtThe clock signal controls an auxiliary transistor, which short-circuits the flip-flop in cycles, so that the The flip-flop circuit is de-energized and assumes the neutral state

Aus der US-PS 30 69 500 ist eine Schaltungsanordnung bekannt, die ebenfalls die oben genannte Aufgabe lösen kann. Der Nachteil dieser Schaltung ist, daß kein Sättigungsschutz der verwendeten Transistoren vorhanden ist, so daß diese Anordnung nicht für höhere Taktfrequenzen verwendet werden kann.From US-PS 30 69 500 a circuit arrangement is known, which also the above object can solve. The disadvantage of this circuit is that the transistors used are not protected against saturation is, so that this arrangement can not be used for higher clock frequencies.

Aus der US-PS 32 70 288 ist ebenfalls eine die genannte Aufgabe lösende Schaltungsanordnung bekannt, die ebenfalls nicht für hohe Taktfrequenzen geeignet ist. Außerdem wird eine hohe Leistungsaufnahme benötigt, wegen der Hintereinanderschaltung von bis zu 3 Transistorstufen und damit verbundener hoher Betriebsspannung. Auch kann keine flankengesteuerte Übernahme der Daten in das Flip-Flop erfolgen, sondern es müssen dazu Nadelimpulse erzeugt werden.From US-PS 32 70 288 a circuit arrangement solving the stated problem is also known, which is also not suitable for high clock frequencies. It also has a high power consumption required, because of the series connection of up to 3 transistor stages and the associated higher Operating voltage. The data cannot be transferred to the flip-flop in an edge-controlled manner, rather, needle pulses must be generated for this purpose.

Die zu der Erfindung führende Aufgabe war es, eine Schaltung anzugeben, die zu diskreten Zeitpunkten erkennen soll, ob ein Impuls vorhanden ist oder nicht. Dieses Erkennen soll in einer sehr kurzen Zeitspanne (Übernahmezeit) möglich sein. Ist der Impuls erkannt, dann soll er für die Dauer des an der Schaltung anliegenden Taktimpulses an den Ausgang weitergegeben werden. Die Schaltung soll von niedrigen bis sehr hohen Taktfrequenzen arbeiten, mit geringem Aufwand verwirklicht werden und eine kleine Leistungsaufnahme besitzen.The task leading to the invention was to provide a circuit that operates at discrete times should recognize whether an impulse is present or not. This recognition is said to be in a very short period of time (Takeover time) be possible. If the impulse is recognized, then it should be applied to the circuit for the duration of the applied clock pulse can be passed on to the output. The circuit is designed to range from low to very high work at high clock frequencies, can be implemented with little effort and have a low power consumption own.

Die Aufgabe wird gelöst wie im Anspruch 1 beschrieben. Zweckmäßige Ausführungsbeispiele sind in den Unteransprüchen beschrieben. Anhand eines Ausführungsbeispiels nach Fig. I und Fig.2 und eines lmpulsdiagrammes nach Fig.3 wird im folgenden die Wirkungsweise erläutert. Das Impulsdiagramm, Fig.3, zeigt außer bei den Potentialen am Informationseingang D, am Takteingang Tund am Signalausgang Q, jeweils leitende oder gesperrte Zustände der Transistoren, nicht jedoch deren Ausgangspegel. Diese Darstellung ist deshalb zweckmäßig, weil am Ausgang eines einzelnen Tränsistörschälters trotz gesperrtem Zustand ein niedriger Pegel liegen kann, wenn ein anderer Transistorschalter, dessen Ausgang direkt mit dem Ausgang des gesperrten Transistorschalters verbunden ist, sich im leitenden Zustand befindet und damit den niedrigen Pegel am Ausgang des gesperrten Transistorschalters erzwingt.The object is achieved as described in claim 1. Appropriate exemplary embodiments are described in the subclaims. The mode of operation is explained below with the aid of an exemplary embodiment according to FIG. 1 and FIG. 2 and a pulse diagram according to FIG. The pulse diagram, FIG. 3, shows, except for the potentials at the information input D, at the clock input T and at the signal output Q, the respective conductive or blocked states of the transistors, but not their output levels. This representation is useful because the output of a single Tränsistörschälters can have a low level despite the blocked state if another transistor switch, the output of which is directly connected to the output of the blocked transistor switch, is in the conductive state and thus the low level at the output of the locked transistor switch.

Der Pegel am Signalausgang Q wird durch die Schaltzustände der Transistorschalter 72, 74 bestimmt Das Zusammenwirken aller Transistorschalter ergibt folgende Funktion der gesamten Anordnung. Am Signalausgang Q tritt nur dann ein Impuls mit der gleichen Dauer des Taktimpulses auf, wenn während der Übernahmezeit — im Impulsdiagramm erscheint diese nur als Zeitintervall 8 — ein die Schwelle des Transistorschalter 71 Oberschreitender Pegel am Informationseir.-gang D liegt. In allen anderen Fällen liegt am Signalausgang Q ein niedriger Pegel.The level at the signal output Q is determined by the switching states of the transistor switches 72, 74. The interaction of all transistor switches results in the following function of the entire arrangement. A pulse with the same duration as the clock pulse occurs at the signal output Q only if, during the takeover time - this only appears as time interval 8 in the pulse diagram - a level exceeding the threshold of the transistor switch 71 is on the information input channel D. In all other cases, the signal output Q has a low level.

Der Spannungssprung zwischen hohem und niedrigem Pegel am Signalausgang Q ist bei Verwendung von Transistorschaltern nach F i g. 2 in der Anordnung nach Fig. 1 gleich einer Diodenschwellspannung. Dadurch is kann die Schaltung bei sehr kleinen Strömen betrieben werden und hat deshalb einen geringen Leistungsver-Iusl The voltage jump between high and low level at the signal output Q is when using transistor switches according to FIG. 2 in the arrangement according to FIG. 1 is equal to a diode threshold voltage. This means that the circuit can be operated at very low currents and therefore has a low power consumption

Das verzögerte Abschalten des Transistorschalters 73 kann beispielsweise dadurch erreicht werden, daß der Transistor durch Sättigungsschutzdioden mit unterschiedlichen Schwcüspannungen in den Sättigungsbereich gesteuert wird. Die dadurch erreichte Verzögerungszeit ist gleich der Übernahmezeit, in der die Schaltung ein Signal erkennen und auf den Signalausgang Q weiter geben kann.The delayed switching off of the transistor switch 73 can be achieved, for example, in that the transistor is controlled into the saturation range by saturation protection diodes with different voltage levels. The delay time achieved in this way is equal to the takeover time in which the circuit can recognize a signal and pass it on to signal output Q.

Im folgenden wird beschrieben welche Schaltzustände die einzelnen Transistorschalter in den jeweiligen Zeitintervallen nach F i g. 3 einnehmen.The following describes which switching states the individual transistor switches in the respective Time intervals according to FIG. Take 3.

Im Zeitintervall 1 liegt am Informationseingang D ein niedriger Pegel an, der Takt Tist auf hohem Pegel. Dann ist der Transistor von 7*1 gesperrt, die Transistoren von T2, T3. 74 sind leitend, d. h. T2 und 74 erzwingen am Signalausgang (feinen niedrigen Pegel.In time interval 1, the information input D is at a low level, and the clock T is at a high level. Then the transistor of 7 * 1 is blocked, the transistors of T2, T3. 74 are conductive, ie T2 and 74 force the signal output (fine low level.

Im Zeitintervall 2 liegt am Informationseingang D ein hoher Pegel an, der Takt T sei noch auf hohem Pegel. Dann sind die Transistoren von Ti, T2, T3, T4 leitend, d. h. 72 und 74 erzwingen am Signalausgang Q einen niedrigen Pegel.In time interval 2, the information input D is at a high level, and the clock T is still at a high level. Then the transistors of Ti, T2, T3, T4 are conductive, ie 72 and 74 force a low level at the signal output Q.

Im Zeitintervall 3 liegt am Informationseingang Dein hoher Pegel an, der Takt 7ist jetzt auf niedrigem Pegel. Dann sind die Transistoren von 7*1, 73 leitend, die Transistoren von 72, 74 gesperrt, d. h. 72 und 74 lassen am Signalausgang ζ)einen hohen Pegel zu.In time interval 3 there is Dein at the information input high level, clock 7 is now low. Then the transistors of 7 * 1, 73 are conductive, the Transistors of 72, 74 blocked, d. H. 72 and 74 allow a high level at the signal output ζ).

Im Zeitintervall 4 liegt am Informationseingang Dein niedriger Pegel an, der Takt 7 ist noch auf niedrigem Pegel. Dann sind die Transistoren vor. 71, 73 leitend, die Transistoren von 72, 74 gesperrt, d. h. 72 und 74 erzwingen am Signalausgang Qeinen hohen Pegel.In time interval 4, your information input is low, and clock 7 is still at a low level. Then the transistors are in front. 71, 73 conductive, the transistors of 72, 74 blocked, ie 72 and 74 force a high level at the signal output Q.

Im Zeitintervall 5 liegt am Informationseingang Dein niedriger Pegel an, der Takt 7ist jetzt auf hohem Pegel. Dann ist der Transistor von 71 gesperrt, die Transistoren von 72, 73, 74 sind leitend, d. h. 72 und 74 erzwingen am Signalausgang Q einen niedrigen Pegel.In time interval 5 Your low level is applied to the information input, clock 7 is now at a high level. Then the transistor of 71 is blocked, the transistors of 72, 73, 74 are conductive, ie 72 and 74 force a low level at the signal output Q.

Im Zeitintervall 6 herrscht die gleiche Situation wie im Zeitintervall 2.The situation in time interval 6 is the same as in time interval 2.

Im Zeitintervall 7 herrscht die gleiche Situation wie im Zeitintervall 1.The situation in time interval 7 is the same as in time interval 1.

Im Zeitintervall 8 liegt am Informationseingang Dein niedriger Pegel an, der Takt 7 ist jetzt auf niedrigem Pegel. Dann sind die Transistoren von 7*1, 74 gesperrt, die Transistoren von 72, 73 sind leitend, d. h. 72 erzwingt am Signalausgang ζ) einen niedrigen Pegel. Da der Transistor von 73 über den Takteingang mit Dioden verschiedener Schwellspannung leitend geschaltet war, und der Transistor von 73 deshalb in der Sättigung ist, wirkt sich das Abschalten nur verzögert aus.In time interval 8 there is Dein at the information input low level, clock 7 is now low. Then the transistors of 7 * 1, 74 are blocked, the transistors of 72, 73 are conductive, i. H. 72 forces a low level at the signal output ζ). There the transistor of 73 is switched on via the clock input with diodes of different threshold voltages was, and the transistor of 73 is therefore in saturation, the switch-off only has a delayed effect the end.

Im Zeitintervall 9 liegt am Informauonseingang Dein niedriger Pegel an, der Takt 7 ist noch auf niedrigem Pegel. Dann sind die Transistoren von 71, 73 gesperrt, die Transistoren von 72, 74 leitend, d. h. 72 und 74 erzwingen am Signalausgang Q einen niedrigen Pegel. Der Transistor 73 hat jetzt verzögert gesperrt und bringt den Transistor von 74 in den leitenden Zustand.In time interval 9, your information input is low, and clock 7 is still at a low level. Then the transistors of 71, 73 are blocked, the transistors of 72, 74 are conductive, ie 72 and 74 force a low level at the signal output Q. The transistor 73 has now blocked with a delay and brings the transistor of 74 into the conductive state.

Im Zeitintervall 10 liegt am Informationseingang D ein hoher Pegel an, der Takt 7 ist noch auf niedrigem Pegel. Damit ist eigentlich die Voraussetzung geschaffen, daß ein hoher Pegel am Signalausgang Q auftreten könnte, aber der Transistor von 73 bleibt gesperrt und hält deshalb den Transistor von 74 leitend, so daß am Signalausgang ζ) von 74 ein niedriger Pegel erzwungen wird. Die Transistoren von 71, 74 sind leitend, die Transistoren von 72, 73 sind gesperrt.In time interval 10, information input D is at a high level, clock 7 is still at a low level. This actually creates the prerequisite that a high level could occur at the signal output Q , but the transistor of 73 remains blocked and therefore keeps the transistor of 74 conductive, so that a low level is forced at the signal output ζ) of 74. The transistors of 71, 74 are conductive, the transistors of 72, 73 are blocked.

Im Zeitintervall 11 liegt am Informationseingang D ein niedriger Pegel, der Takt 7 ist noch immer auf niedrigem Pegel. Dann sind die Transistoren von 71, 73 gesperrt, die Transistoren von 72, 74 sind leitend und erzwingen am Signalausgang Q einen niedrigen Pegel.In the time interval 11 there is a low level at the information input D, the clock 7 is still at a low level. Then the transistors of 71, 73 are blocked, the transistors of 72, 74 are conductive and force a low level at the signal output Q.

Im Zeitintervall 12 liegt am lnformationseingang D ein hoher Pegel an, der Takt 7 ist noch auf niedrigem Pegel. Dann sind die Transistoren von 7 1, 74 leitend, die Transistoren von 72, 73 gesperrt, d. h. 74 erzwingt am Signalausgang (feinen niedrigen Pegel.In time interval 12 there is a high level at information input D, clock 7 is still at a low level Level. Then the transistors of 7 1, 74 are conductive, the transistors of 72, 73 are blocked, i. H. 74 forces at the signal output (fine low level.

Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings

Claims (3)

Patentansprüche:Patent claims: 1. Anordnung zum Regenerieren einer durch die Übertragungsleitung verformten RZ (return-tozero)-Signalfolge unter Verwendung von Transistor-Schaltern und einer auf die empfangenen Signale synchronisierten Taktfolge, dadurch gekennzeichnet, daß alle Transistorschalter zwei gleichwertige Eingänge haben, daß der erste Eingang eines ersten als Schwellwertschalter die- to nenden Transistorschalters (Tl) den Eingang (D) der gesamten Anordnung bildet, daß der erste Transistorschalter (Ti) über den zweiten Eingang vom Signalausgang (Q) der gesamten Anordnung gesteuert werden kann, daß ein zweiter vom 'S Ausgang des ersten Transistorschalters (T1) über einen ersten Eingang und vom Takt (T) über einen zweiten Eingang steuerbarer Transistorschalter (T2) den Signalausgang (Q) der gesamten Anordnung kurzschließen kann, daß ein dritter vom Takt (T) über e'nen ersten Eingang und vom Signalausgang (Oi aber einen zweiten Eingang steuerbarer verzögert abschaltender Transistorschalter (T3) einen vierten Transistorschalter (T4) über einen ersten Eingang steuern kann, daß der vierte ebenfalls vom Takt (T) über einen zweiten Eingang steuerbare Transistorschalter den Signalausgang (Q) kurzschließen kann.1. Arrangement for regenerating a deformed by the transmission line RZ (return-tozero) signal sequence using transistor switches and a clock sequence synchronized to the received signals, characterized in that all transistor switches have two equivalent inputs, the first input having a first transistor switch (Tl) serving as a threshold switch forms the input (D) of the entire arrangement, that the first transistor switch (Ti) can be controlled via the second input from the signal output (Q) of the entire arrangement, that a second from the 'S output the first transistor switch (T 1) via a first input and from the clock (T) via a second input controllable transistor switch (T2) can short-circuit the signal output (Q) of the entire arrangement that a third from the clock (T) via a first Input and from the signal output (Oi but a second input controllable delayed disconnecting transistor switch (T3) a fourth Transistor switch (T4) can control via a first input that the fourth transistor switch, which can also be controlled by the clock (T) via a second input, can short-circuit the signal output (Q). 2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistorschalter jeweils aus einem Transistor (Tr), einem Widerstand (R) und vier Dioden (D i, D2, D3, DA) aufgebaut sind, daß der Emitter mit dem Bezugspotential, der Kollektor mit dem Ausgang (A) verbunden ist, daß zwischen Basis und Emitter der Widerstand (R) geschaltet ist, daß die erste Diode (Di) tischen dem ersten Eingang und der Basis, die zweite Diode (D 2) zwischen dem ersten Eingang und dem Ausgang (A) geschaltet ist, daß die dritte Diode (D 3) zwischen dem zweiten Eingang und der Basis, die vierte Diode (D 4) zwischen dem zweiten Eingang und dem Ausgang ^geschaltet ist.2. Arrangement according to claim 1, characterized in that the transistor switch each consists of a transistor (Tr), a resistor (R) and four diodes (D i, D2, D3, DA) are constructed, that the emitter with the reference potential, the The collector is connected to the output (A) , that the resistor (R) is connected between the base and the emitter, that the first diode (Di) tables the first input and the base, the second diode (D 2) between the first input and the output (A) is connected so that the third diode (D 3) is connected between the second input and the base, the fourth diode (D 4) between the second input and the output ^. 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß im abschaltverzögerten Transistorschalter (T3) die erste Diode (D \) eine kleinere « Schwellspannung besitzt als die zweite Diode (D 2). 3. Arrangement according to claim 2, characterized in that in the switch-off delayed transistor switch (T3) the first diode (D \) has a smaller «threshold voltage than the second diode (D 2).
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US3069500A (en) * 1961-10-02 1962-12-18 Bernard G King Direct coupled pcm repeater
US3270288A (en) * 1963-09-18 1966-08-30 Ball Brothers Res Corp System for reshaping and retiming a digital signal
DE2222577A1 (en) * 1971-07-08 1973-01-25 Inst Fuer Nachrichtentechnik CIRCUIT ARRANGEMENT FOR TIMED PULSE DETECTION FOR THE SUBSEQUENT REGENERATION OF PULSE CODE MODULATED SIGNALS

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