DE2539910C3

DE2539910C3 - Semiconductor memory

Info

Publication number: DE2539910C3
Application number: DE2539910A
Authority: DE
Inventors: Paul-Werner V. 8190 Wolfratshausen Basse
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1975-09-08
Filing date: 1975-09-08
Publication date: 1981-02-19
Also published as: FR2323210A1; GB1569594A; DE2539910B2; DE2539910A1

Description

die Transferelektroden fny bildet, daß die Bitleitung nur im Bereich der Speicherzelle in das Halbleitersubstrat (SU) diffundiert ist, sonst Ober den Wortleitungen (WL) getrennt durch eine Isolierschicht (ISA) angeordnet ist und nur im Bereich der Speicherzelle durch die Isolierschicht hindurch mit der in das Halbleitersubstrat (SU) diffundierten Bitleitung föL^kontaktiert ist.the transfer electrodes fny forms that the bit line is only diffused into the semiconductor substrate (SU) in the area of the memory cell, otherwise it is arranged above the word lines (WL) separated by an insulating layer (ISA) and only in the area of the memory cell through the insulating layer with the in the semiconductor substrate (SU) diffused bit line föL ^ is contacted.

9. Halbleiterspeicher nach Anspruch S, dadurch gekennzeichnet, daß der nicht im Halbleitersubstrat hineindiffundierte Teil der Bitleitung (BLM) aus Metall besteht.9. Semiconductor memory according to claim S, characterized in that the part of the bit line (BLM) which is not diffused into the semiconductor substrate consists of metal.

10. Halbleiterspeicher nach Anspruch 7, dadurch gekennzeichnet, daß die Wortleitung aus Polysilizium besteht.10. Semiconductor memory according to claim 7, characterized in that the word line is made of polysilicon consists.

Die Erfindung bezieht sich auf einen Halbleiterspeicher, der im Oberbegriff des Patentanspruchs 1 angegebenen Art.The invention relates to a semiconductor memory, of the type specified in the preamble of claim 1.

Es ist bekannt. Halbleiterspeicher in MOS-Technik aufzubauen. Zum Beispiel bestehen die Speicherzellen von solchen Halbleiterspeichern aus einer Speicherkapazität und einem MOS-Transistor, dessen Steuerelektrode mit einer Wortleitung verbunden ist. Die beiden gesteuerten Elektroden des MOS-Transistors liegen zwischen der Speicherkapazität und einer Billeilung. Solche Speicherzellen werden gewöhnlich Eintransistor-RAM-Zellen genannt (DE-OS 24 22 136).It is known. Build semiconductor memory in MOS technology. For example, the memory cells are made of such semiconductor memories from a storage capacity and a MOS transistor, its control electrode is connected to a word line. The two controlled electrodes of the MOS transistor are located between the storage capacity and a split. Such memory cells are usually single transistor RAM cells called (DE-OS 24 22 136).

Der Querschnitt durch eine solche Speicherzelle ist in F ι g. 1 gezeigt. In einem Halbleitersubstrat SU ist eine Einrichtung BL hineindiffundierl. Benachbart zu der Billeitung BL isi im Halbleitersubstrat ein weiterer diffundierier Bereich GE vorgesehen. Ein Teil der Billeilung Bl. und der Bereich GE bilden die beiden gesteuerten Elektroden des MOS-Transistors. Auf dem Substrat, aber isoliert /u den diffundierten Bereichen BL und GE ist die Steuerelektrode G vorgesehen. Bei einem derartigen Aufbau befindet sich zwischen den Bereichen BL und GE der sogenannte Kanal K des MOS-Transistors, wenn dieser leitend gesteuert ist. Weiterhin ist eine Elektrode SE vorgesehen, mn deren Hilfe die Speu K-rkapa/itäi SK gebildet wird. Diese Elektrode SE ist parallel zu der Oberfläche des Halblcitersubstrais S7/ angeordnet und von dem Halbleitersubstrat durch eine Sili/iumoxidschicht isoliert. Wird an die Elektrode SE cine geeignete Spannung angelegt, dann bildet sich an der Oberfläche des Halbleiiersubstrats durch Inversion eine leitende Schicht, die mit dem Bereich G/-.'verbunden wirdThe cross section through such a storage cell is shown in FIG. 1 shown. A device BL is diffused into a semiconductor substrate SU. A further diffusing region GE is provided in the semiconductor substrate adjacent to the bileline BL. Part of the division Bl. And the area GE form the two controlled electrodes of the MOS transistor. The control electrode G is provided on the substrate, but insulated from the diffused areas BL and GE. With a structure of this type, the so-called channel K of the MOS transistor is located between the areas BL and GE when it is switched on. Furthermore, an electrode SE is provided, with the aid of which the Speu K-rkapa / itäi SK is formed. This electrode SE is arranged parallel to the surface of the semiciter substrate S7 / and is insulated from the semiconductor substrate by a silicon oxide layer. If a suitable voltage is applied to the electrode SE , a conductive layer is formed on the surface of the semiconductor substrate by inversion and is connected to the region G / -

Die Elektrode SEI zusammen mil der Inversions schicht ergeben dann die Speicherkapazität Sh. Der ganze bisherige Aufbau wird schließlich noch durch eine Isolierschicht AS". /. B. aus SiOj abgedeckt Die Steuer elekirodc G isi an einer mehl dargestellten Stelle mn einer Worileitung verbunden.The electrode SEI together with the inversion layer then result in the storage capacity Sh. All the previous structure is finally covered yet by an insulating layer AS. "/. B. from SiOj The control elekirodc G isi on a flour location shown mn a Worileitung connected.

Ein Nachteil dieser F.iniransisiorspeichcr/ellc besieht dann, daß für die diffundierten Bereiche. / B. GE, in dem Speicherbaustein Platz benotigt wird. Da aber bei den Halbleiterspeichern auf einem Speicherbauslein möglichst viele Speicherzellen angeordnet werden sollen, besteht die Tendenz, die Einzelspeicherzellen möglichst klein auszuführen.A disadvantage of this internal storage system is that for the diffused areas. / B. GE, in which space is required for the memory module. However, since as many memory cells as possible should be arranged on one memory module in semiconductor memories, there is a tendency to make the individual memory cells as small as possible.

Aus der Literaturstelle IEEE Journal of Solid State Circuits, Vol. SC 7, Nr. 5. Oktober 1972, Seiten 330 bis 335, ist eine Möglichkeil bekanntgeworden, nach der dieFrom the IEEE Journal of Solid State Circuits, Vol. SC 7, No. 5 October 1972, pages 330 bis 335, a possibility has become known, according to which the

OROR

910910

einzelnen RAM-Speicherzellen verkleinert werden können. Bei der dort angegebenen Lösung wird die Speicherkapazität auf dieselbe Art gebildet, wie es bei der Eintransistorspeicherzelle peschrieben worden ist. Dazu wird eine sogenannte Speicherelektrode zur Bildung der Speicherkapazität Ober dem Halbleitersubstrat, aber isoliert zu diesem, angeordnet. Benachbart zu der Speicherkapazität wird die Bitleitung in das Halbleitersubstrat hineindiffundiert. Um einen Ladungsaustausch zwischen der Speicherkapazität und der in Bitleitung zu ermöglichen, wird auf dem Halbleitersubstrat jnd isoliert zu diesem die sogenannte Transferelektrode angeordnet, die die Speicherkapazität und die Bitleitung zumindest teilweise überlappt. Werden an die Speicherelektrode, die Transferelektrode und die ti Bitleitung entsprechende Spannungen angelegt, dann können Ladungen zwischen der Bitleitung und der Speicherkapazität übertragen werden. Da der Aufbau und die Wirkungsweise dieser Speicherzelle in der angegebenen Literaturstelle ausführlich beschrieben ist, wird darauf nicht mehr weiter eingegangenindividual RAM memory cells can be reduced in size. In the solution given there, the Storage capacity formed in the same way as it has been pwritten in the single transistor memory cell. For this purpose, a so-called storage electrode is used to form the storage capacity above the semiconductor substrate, but isolated from this, arranged. The bit line in the Semiconductor substrate diffused into it. To ensure a charge exchange between the storage capacity and the in To enable bit lines, what is known as the transfer electrode is insulated on the semiconductor substrate and insulated from it arranged, which at least partially overlaps the storage capacity and the bit line. Will be to the The storage electrode, the transfer electrode and the ti bit line are then applied corresponding voltages charges can be transferred between the bit line and the storage capacitance. Since the construction and the mode of operation of this memory cell is described in detail in the cited literature, will not be discussed further

Ein Nachteil der in der angegebenen Lit^f "atursielle dargestellten Speicherzelle besteht darin, daß die Wortleitung gleichzeitig die Transferelektrode bildet. Da der Abstand der Transferelektroden /um Substrat >^r> zwischen den Speicherelektroden und der Bitleitung und der Transferelektrode zur Bitleitung im überlappten Bereich nicht zu groß gewählt werden darf, um einen einwandfreien Ladungsaustausch /.u ermöglichen, besteht die Gefahr, daß kapazitive Kopplungen zwischen jo der Wortleitung und der Bitleitung die Funktion einer solchen Speicherzelle stören. Zur Beseitigung dieses Nachteils ist vorgeschlagen worden (DE-OS 25 32 594), die Dicke der Isolierschichten zwischen der Wortleitung und der Bitleitung bzw. der Transferelektrode zur η Bitleitung verschiedener Größe zu wählen. Hin weiterer Nachteil liegt darin, daß sowohl für die Speicherelektrode als auch für die Tansferelektrode ein getrennter Anschluß erforderlich ist.A disadvantage of the memory cell shown atursielle in the specified Lit ^f "is that the word line forms the transfer electrode at the same time. Since the distance between the transfer electrodes / to substrate>^r> between the storage electrodes and the bit line and the transfer electrode to the bit line in the overlapped area is not to may be chosen to be large in order to enable a perfect charge exchange /.u, there is a risk that capacitive coupling between the word line and the bit line will interfere with the function of such a memory cell. To eliminate this disadvantage it has been proposed (DE-OS 25 32 594) to choose the thickness of the insulating layers between the word line and the bit line or the transfer electrode to the η bit line of different sizes.

Die der Γ "findung zugrundeliegende Aufgabe besteht 41) dann, eine Speicherzelle, die aus einer Speicherkapazität und einer Transferelektrode besteht, derart aufzubauen, daß die Anzahl der Anschlüsse pro Speicherzelle verringert wird. Diese Aufgabe wird entsprechend den im Kenn/eichen des Patentanspruchs 1 angegebenen Ί5 Merkmale ι gelöst.The task on which the Γ "is based consists 41) then, a memory cell consisting of a storage capacity and a transfer electrode is to be constructed in such a way that that the number of connections per memory cell is reduced. This task is performed according to the Ί5 specified in the identification code of claim 1 Features ι solved.

Die Transferclektrode und die Speicherelektrode werden also pro Speicher/eile miteinander verbunden und benötigen nur noch einen äußeren Anschluß. Dabei ist es /weckmäßig, die Di"ke der Isolierschicht /wischen w der Trynsferelektrodc und der Oberfläche des HaIbleitersubs!-al.» größer /l wählen als die Dicke der Isolierschicht /wischen der Speicherelektrode und dem Halbleitersubstrat. Die Folge ist, daß die /ur F.inleitung des I.adungstransiers zu überschreitende Schwellspan- « nung für die Transferelektrode größer ist als die /ur Bildung der Speicherkapazität /u überschreitende Schwellspannung für die Speicherelektrode.The transfer electrode and the storage electrode are therefore connected to each other for each storage unit / section and only require one external connection. Included it is / wake-up to wipe the thickness of the insulating layer / w the Trynsferelectrodc and the surface of the semiconductor subs! -al. " Select greater / l than the thickness of the insulating layer / between the storage electrode and the Semiconductor substrate. The consequence is that the / ur F.introduction of the first charge transier to be exceeded voltage for the transfer electrode is greater than the / ur Formation of the storage capacity / threshold voltage exceeding u for the storage electrode.

Als Ladungsträger können sowohl Löcher als auch Elektronen verwendet werden. Werden F.lektronen als M) Ladungsträger herangezogen, dann wird an das Halbleitersubstrat eine negative Substratspannung angeschlossen. An die Transferelektrode dagegen wird beim Lesen einer Information aus einer Speicherzelle bzw. beim Schreiben einer Information in eine f>5 Speicherzelle eine gegenüber der Substratspannung positive erste Spannurp angelegt, Zum Löschen der Information in der Speicherzelle wird an die Transferelektrode die Substratspannung angelegt. Damit wird die Spannung an der der Speicherelektrode zugeordneten Inversionsschicht kurzzeitig negativer als die Substratspannung. Die Folge ist, daß die in der Speicherkapazität gespeicherte Information über das Halbleitersubstrat gelöscht wird (Rekombination der Ladungsträger). Bei Nichtauswah! der Speicherzelle wird die Transferelekirode von einer zweiten Spannung, die in ihrem Wert zwischen der ersten Spannung und der Substratspannung liegt, angesteuert. Die Bitleitung wird kurz vor dem Lesen einer Information aus einer Speicherzelle mit der zweiten Spannung als Vorbereitungsspannung versorgt. Während des Lesens einer Information liegt die Bitleitung an keiner Versorgungsspannung.Both holes and electrons can be used as charge carriers. Are F. electrons as M) Charge carriers are used, then a negative substrate voltage is applied to the semiconductor substrate connected. On the other hand, when information is read from a memory cell, it is applied to the transfer electrode or when writing information in an f> 5 memory cell, one opposite the substrate voltage positive first voltage voltage applied. To erase the information in the memory cell, the transfer electrode the substrate voltage applied. This means that the voltage at the storage electrode is assigned Inversion layer briefly more negative than the substrate voltage. The consequence is that the storage capacity Stored information about the semiconductor substrate is deleted (recombination of the charge carriers). If not selected! the memory cell receives the transfer electrode from a second voltage, which in its value between the first voltage and the substrate voltage is controlled. The bit line is just before reading information from a memory cell with the second voltage as the preparation voltage provided. While information is being read, the bit line is not connected to any supply voltage.

Wird die Bitleitung vollständig in das Halbleitersubstrat hineindiffundiert, dann ist es zweckmäßig, die Transferelektrode und die Speicherelektrode aus einer gemeinsamen Leitung aus Polysilizium aufzubauen und oberhalb dieser gemeinsamen Leitung und isoliert /u dieser die Wortleitung anzuordne" Die Wortleitung wird dijr'*h die Isolierschicht mndurch mi! der gemeinsamen Leitung der IransfereleKtrode und der Speicherelektrode kontaktiert.If the bit line is completely diffused into the semiconductor substrate, then it is expedient to use the Build up the transfer electrode and the storage electrode from a common line made of polysilicon and above this common line and insulates / u to arrange the word line "The word line will dijr '* h the insulating layer mndurch mi! the joint management of IransfereleKtrode and Contacted storage electrode.

Wird die Bitleitung nur im Bereich der Speicherzelle in das Halbleitersubstrat hineindiffundiert, dann ist es zweckmäßig, daß die Wortleitung gleichzeitig die Speicherelektrode und die Transferelektrode bildet. Die Wortleitung bzw. die Speicherelektrode und die Transferelektrode liegen somit getrennt durch eine Isolierschicht unmittelbar über der Oberfläche des Halbleitersubstrats. Oberhalb der Speicherelektroden und der Transferelektroden ist dann, getrennt durch eine weitere Isolierschicht, der übrige Teil der Bitleitung angeordnet. Diese wird nur im Bereich der Speicherzelle zu dem in das Halbleitersubstrat hineindiffundierte Teil der Bitleitung kontaktiert. Da die Dicke der Isolierschicht zwischen der Bitleitung und der Transferelektrode bzw. Speicherelektrode bzw. Worileitung groß gewählt werden kann, ist die kapazitive Kopplung zwischen der Bitleitung und der Wortleitung gering.Will the bit line only in the area of the memory cell diffused into the semiconductor substrate, then it is useful that the word line at the same time Forms storage electrode and the transfer electrode. The word line or the storage electrode and the Transfer electrodes are thus separated by an insulating layer directly over the surface of the Semiconductor substrate. Above the storage electrodes and the transfer electrodes is then separated by another insulating layer, the remaining part of the bit line is arranged. This is only in the area of the memory cell contacted with the part of the bit line diffused into the semiconductor substrate. Since the thickness of the Insulating layer between the bit line and the transfer electrode or storage electrode or wori line can be chosen to be large, the capacitive coupling between the bit line and the word line is low.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Further developments of the invention emerge from the subclaims.

Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigtThe invention is further developed on the basis of exemplary embodiments which are shown in the figures explained. It shows

F i g. 1 den bereits beschriebenen Querschnitt durch eine Eintransistorspeicherzelle in MOS-Technik.F i g. 1 shows the already described cross section through a single transistor memory cell in MOS technology.

Fig. 2 eine Prinzipdarstellung der Speicherzelle gemäß der Erfindung,2 shows a basic illustration of the memory cell according to the invention,

F1 g. 3 eine Schaltungsanordnung, mit deren Hilfe die Funktion der Speicherzelle erläutert wird,F1 g. 3 shows a circuit arrangement with the aid of which the Function of the memory cell is explained,

Fig.4 ein Spannungsdiagramm zur Erläuterung dor Funktion der Speicherzelle,4 shows a voltage diagram to explain it Function of the memory cell,

F 1 g. 5 die in den folgenden Figuren verwendeten Darstellungsarten der einzelnen Strukturen der Speicher/eilen,F 1 g. 5 the types of representation used in the following figures of the individual structures of Memory / rush,

Fig. b die Ätzstruktur einer ersten Ausführung der Speicherzelle,Fig. B shows the etching structure of a first embodiment of the memory cell,

Fig. 7 einen Querschnitt durch die Speicherzelle gemäß Fip. fa.7 shows a cross section through the memory cell according to Fip. fa.

F i g. 8 die Ätzstruktur einer weiteren Ausführung der Speicherzelle,F i g. 8 the etched structure of a further embodiment of the memory cell,

Fig.9 einen Querschnitt durch die Speicherzelle der F i g. 8.9 shows a cross section through the memory cell of F i g. 8th.

In F i g. 2 ist eine Pnnzipdarslellung der Speicherzelle gemäß der Erfindung dargestellt. Diese Speicherzelle besteht aus einer Speicherelektrode SP, die über dem Halbleitersubstrat SU angeordnet ist und einer Trans-In Fig. Fig. 2 shows a layout of the memory cell according to the invention. This memory cell consists of a storage electrode SP, which is arranged over the semiconductor substrate SU and a trans-

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feretektrode TE, die sowohl über der Speichereleklrode SP und dem Halbleitersubstrat angeordnet ist. Die Transferelektrode TE und die Speicherelektrode S/³ ist gegenüber dem Halbleitersubstrat SU isoliert. Es besteht aber eine Verbindung zwischen der Transferelektrode TE und der Speicherelektrode SP. Die Dicke der Isolierschicht zwischen der Trafisfereleklrode und der Oberfläche des Halbleitersubstrats SL/ist größer als die Dicke der Isolierschicht zwischen der Speicherelektrode SPund der Oberfläche des Halbleitersubstrats SU. feretelectrode TE, which is arranged both over the storage electrode SP and the semiconductor substrate. The transfer electrode TE and the storage electrode S / ³ are insulated from the semiconductor substrate SU. However, there is a connection between the transfer electrode TE and the storage electrode SP. The thickness of the insulating layer between the transformer electrode and the surface of the semiconductor substrate SL / is greater than the thickness of the insulating layer between the storage electrode SP and the surface of the semiconductor substrate SU.

Im Halbleitersubstrat ist zumindest im Bereich der Speicherzelle die Bitlcitung BL eindiffundiert. The bit line BL is diffused into the semiconductor substrate at least in the area of the memory cell.

Mit Hilfe der Speicherelektrode SP wird die Speicherkapazität SK gebildet. Der Austausch der Ladung zwischen der Speicherkapazität SK und der Billeitung BL erfolgt mit Hilfe der Transferelektrode TF. Soll Ladung zwischen der Bitleitung BL und der Speicherkapazität SK übertragen werden, dann wird die Transfcrclck'rorfp TFacmrinsam mil drr Spcichcrclek trode SP durch einen Impuls angesteuert. Je nachdem, welches Potential auf der Bitlcitung Bl. besteht, geht ein Ladungsaustausch mit der Bitlcitung vor sich oder nicht. The storage capacitance SK is formed with the aid of the storage electrode SP. The charge is exchanged between the storage capacitance SK and the bil line BL with the aid of the transfer electrode TF. If charge is to be transferred between the bit line BL and the storage capacitance SK , the transfer function TFac is controlled by a pulse with the storage connection electrode SP. Depending on the potential on the bit line Bl. , A charge exchange with the bit line takes place or not.

In F i g. 3 ist eine Schallungsanordnung gezeigt, durch die die Funktion der Speicherzelle erläutert wird. Da/u wird das Spannungsdiagramm der Fig.4 zu Hilfe genommen. Die Funktion der Transferelektrode wird durch einen Transfer-MOS-Transistor TM dargestellt, dessen Steuerelektrode mit der Wortleitung Wl. verbunden ist. An der Wortleitung WL liegt außerdem die Speicherelektrode SP. durch die eine Speicherkapazität CS gebildet wird. Die Speicherkapazität wird, wie bereits oben beschrieben worden ist. durch Inversion erzeugt. Dabei entsteht an der Substratoberfläche eine inversionsschicht E Diese Inversionsschicht E ist mit einer der gesteuerten F.lcktroden des Transfer-MOS-Transistors verbunden. Außerdem besteht eine Kapazität zwischen der Inversionsschicht E und dem Substrat. Diese Kapazität wird mit Hilfe einer Diode CD dargestellt, sie ist eine Sperrschichtkapazität. An das Substrat ist eine Substratspannung VSUB angelegt. Zudem ist noch die Bitleitungskapazität CB eingezeichnet, die /wischen der Bitleitung BL und dem Substrat bestellt.In Fig. 3 shows a circuit arrangement by means of which the function of the memory cell is explained. The voltage diagram of FIG. 4 is used as an aid for this. The function of the transfer electrode is represented by a transfer MOS transistor TM , the control electrode of which is connected to the word line Wl. connected is. The storage electrode SP is also located on the word line WL. through which a storage capacity CS is formed. The storage capacity becomes as described above. generated by inversion. This creates an inversion layer E on the substrate surface. This inversion layer E is connected to one of the controlled leakage electrodes of the transfer MOS transistor. In addition, there is a capacitance between the inversion layer E and the substrate. This capacitance is represented by a diode CD , it is a junction capacitance. A substrate voltage VSUB is applied to the substrate. In addition, the bit line capacitance CB is also shown, which is ordered between the bit line BL and the substrate.

F.s wird noch bemerkt, daß sich die zur Speicherung der Information wirksame Kapazität aus der Speicherkapazität und der Sperrschichtkapazität zusammensetzt. Den überwiegenden Einfluß auf die wirksame Kapazität hat aber die Speicherkapazität.It is also noted that the the information effective capacity is composed of the storage capacity and the junction capacity. However, the main influence on the effective capacity is the storage capacity.

Unter Zuhilfenahme von Fig.4 wird nun die Funktion der Speicherzelle dargestellt. Dabei wird davon ausgegangen, daß als Ladungsträger Elektronen verwendet werden. Da die Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats größer ist als diejenige zwischen der Speicherelektrode und der Oberfläche des Halbleitersubstrats, sind die Schwellspannungen für den Transfertransistor TM und den Speicherkondensator CS verschieden. Zum Beispiel kann die Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats 0,6 μΐτ> und die Dicke der Isolierschicht zwischen der Speicherelektrode und der Oberfläche des Halbleitersubstrats 0.1 μιη gewählt werden. Dann ist dip Schwellspannung UTT für den Transfertransistor z. B. > bis 7 Volt, die Schwellspannung UTS für den Speicherkondensator 0.5 bis 1.5 Volt. Es kann die Substratspannung VSUB = -UlT = — 5 Volt gewählt werden. Als erste Spannung VH. die die binäre »1« kennzeichnet, kann die Spannung von 2 bis 2,5 χ UTT und als zweite Spannung VL, die die binäre »0« kennzeichnet, kann eine Spannung von 0 bis 0,5 Volt festgelegt werden.The function of the memory cell is now shown with the aid of FIG. It is assumed that electrons are used as charge carriers. Since the thickness of the insulating layer between the transfer electrode and the surface of the semiconductor substrate is greater than that between the storage electrode and the surface of the semiconductor substrate, the threshold voltages for the transfer transistor TM and the storage capacitor CS are different. For example, the thickness of the insulating layer between the transfer electrode and the surface of the semiconductor substrate can be selected to be 0.6 μm and the thickness of the insulating layer between the storage electrode and the surface of the semiconductor substrate can be selected to be 0.1 μm. Then dip threshold voltage UTT for the transfer transistor z. B. > to 7 volts, the threshold voltage UTS for the storage capacitor 0.5 to 1.5 volts. The substrate voltage VSUB = -UlT = -5 volts can be selected. As the first voltage VH. which indicates the binary "1", the voltage from 2 to 2.5 χ UTT and the second voltage VL, which indicates the binary "0", a voltage of 0 to 0.5 volts can be specified.

Es ist selbstverständlich auch möglich, als Ladungsträger positive Löcher zu verwenden. Dann ändern sich die angegebenen Spannungen entsprechend.It is of course also possible to use positive holes as charge carriers. Then they change specified voltages accordingly.

In Fig.4 sind Spannungen V über der Zeil / aufgetragen. Dabei zeigt die Zeile I die Spannungen auf der Woftleitung WL Zeile 2 die Spannungen auf derIn FIG. 4, voltages V are plotted against line /. Line I shows the voltages on the Woft line WL. Line 2 shows the voltages on the

κι Billeitung ßZ-und die dritte Zeile die Spannungen ander Inversionsschicht Eκι Billeitung ßZ- and the third line the voltages other Inversion layer E

Zum Zeitpunkt /0 (Fig.4) wird der Transfertransistor TM nicht angesteuert. Dann liegt an der Wortleitung Wl. die Spannung VL Die Bitleitung Bl. At time / 0 (FIG. 4) the transfer transistor TM is not activated. Then the word line Wl. the voltage VL The bit line Bl.

Ii soll zum Lesen vorbereitet sein und liegt auf der Spannung VL Die Inversionsschicht E hat je nach gespeicherter Information einen Spannungswert von VSl/ß(»0«) oder VK (»1«)· Der Transferiransislor TM ist also gesperrt, da seine Source, in diesem Fall die Inversionsschicht E immer einen kleineren Potentialab stand zur Steuerelektrode (WL) als eine Schwcllspan nung i/TThat.Ii should be prepared to read and is on the voltage VL The inversion layer E has, depending on the stored information a voltage value of VSI / ß ( "0") or CV ( "1") · The Transferiransislor TM is thus locked because its source, In this case, the inversion layer E always had a smaller potential distance to the control electrode (WL) than a Schwcllspan voltage i / TThat.

Mit /1 beginnt die Zeit, in der eine Information aus der Speicherzelle gelesen werden soll letzt wird dieWith / 1 the time begins in which information is given out the memory cell to be read is the last

v-, Wortleitung WL von der Spannung Vl. auf die Spannung VH angehoben. Entsprechend wird auch die Speicherelektrode SPauf die Spannung VH angehoben Durch eine kapazitive Spannungsteilung über die Speicherkapazität ("Sund die Sperrschichlkapazität CD v-, word line WL from the voltage Vl. raised to the voltage VH . Correspondingly, the storage electrode SP is also raised to the voltage VH by capacitive voltage division across the storage capacity ("Sund the blocking layer capacity CD

in wird die Inversionsschicht E ebenfalls spannungsmäßig angehoben, wie es in der Zeile 3 der F i g. 4 gezeigt ist. Die Inversionsschicht E entlädt sich aber sofort wieder zur Bitleitung Bl. hin. da der Transfertransistor T/W nut der hohen Spannung VH auf der Wortleitung Wl. in the inversion layer E is also raised in terms of tension, as shown in line 3 of FIG. 4 is shown. The inversion layer E, however, immediately discharges again to the bit line Bl . since the transfer transistor T / W uses the high voltage VH on the word line Wl.

ti leitend gesteuert ist. In diesem Fall wirkt die Bitleitung BL als Source für den Transfcrtransislor TM. |e nach Information in der Speicherzelle — durchgezogene Linien in den Zeilen 2 und 3 der F i g. 4 entspricht einer »1«. gestrichelte Linie entspricht einer »0« — wird eineti is controlled. In this case, the bit line BL acts as a source for the transfer transistor TM. | e for information in the memory cell - solid lines in lines 2 and 3 of FIG. 4 corresponds to a "1". dashed line corresponds to a "0" - becomes a

4Ii verschieden große Ladung auf die Bitlcitung Bl. übertragen, die verschieden hohe Änderungen des Potentials der Bitlcitung hervorrufen. Diese VerhältnisTransmitted 4ii different sized charge on the Bitlcitung Bl., Which cause different changes in the potential of the high Bitlcitung. This ratio

Potential auf der Bitleitung BL wird einem VerstärkerPotential on bit line BL becomes an amplifier

•ti zugeführt, der in der Figur nicht dargestellt ist. Dies kann ?. B. ein getaktetes Flip-Flop sein, wie es sich aus der Literaturstelle IEEE International Solid-State Conference, Digest of Technical Papers. 1*573. Seiten 30. 31. 195 ergibt. Der Leseverstärker bewertet die• ti supplied, which is not shown in the figure. Can this ? B. be a clocked flip-flop, as it is from the reference IEEE International Solid-State Conference, Digest of Technical Papers. 1 * 573. Pages 30. 31. 195 results. The sense amplifier evaluates the

■in Potentiale auf der Bitleitung, verstärkt diese und führt sie zum Zeitpunkt r I* wieder auf die Bitleitung zurück. Dabei wird die Billcilung BL entweder aul die Spannung VH bei der Information »1« oder auf die Spannung VL bei der Information »0« gezogen. Da der■ in potentials on the bit line, amplifies them and leads them back to the bit line at the time r I *. The billing BL is drawn either to the voltage VH for the information "1" or to the voltage VL for the information "0". Since the

Vi Transfertransistor TMim leitenden Zustand ist. wird die Inversionsschicht E entsprechend beeinflußt. Sie kann entweder nur bis zum Potential VH -UTT folgen bei einer »1«. da sonst der Traiisfertransistor gesperrt wird, oder sie wird bei einer »0« über den TransfertransistorVi transfer transistor TM is in the conductive state. the inversion layer E is influenced accordingly. It can either only follow up to the potential VH -UTT with a "1". otherwise the transfer transistor will be blocked, or if there is a "0" it will be activated via the transfer transistor

ho TM auf die Spannung Vl. entladen.ho TM to the voltage Vl. unload.

Ab dem Zeitpunkt /2 wird die Information in der Speicherzelle gelöscht. Dazu wird die Wortleitung WL von VH nach der Substralspannung VSi/0 durchgeschaltet. Durch die kapazitive Spannungsteilung überFrom time point / 2, the information in the memory cell is erased. For this purpose, the word line WL is switched through from VH to the substrate voltage VSi / 0. Due to the capacitive voltage division over

h"> die Speicherkapazität CSund die Sperrschichtkapazität CD wird die Inversionsschicht Esoweit zu negativen Potentialen gezogen, daß sie negativer wird als das Halbleitersubstrat SU. In diesem Fall ist die Inversions-h "> the storage capacitance CS and the junction capacitance CD, the inversion layer Es is drawn to negative potentials to such an extent that it becomes more negative than the semiconductor substrate SU. In this case, the inversion layer is

Schicht £irt Durchlaßrichtung gegenüber dem Substrat gepolt, so daß sie durch Ladungsträger aus dem Substrat Wieder auf das Potential VSÜB angehoben wird. Dieser Vorgang wird durch die Diode CD in F i g. 3 simuliert. Damit wurde die in der Inversionsschicht £ enthaltene Information überschrieben und gelöscht. Der Transfertransistor TM bleibt während des gesamten Vorganges »'„.Sschen« gesperrt. Layer is polarized forward direction with respect to the substrate, so that it is raised again to the potential VSÜB by charge carriers from the substrate. This process is indicated by the diode CD in FIG. 3 simulated. The information contained in the inversion layer £ was thus overwritten and deleted. The transfer transistor TM remains blocked during the entire »'" .Sschen "process.

Ab dem Zeilpunkt f3 wird wiederum eine Pause eingeschoben, in der also die Worlleitung WL nicht angesteuert wird. Dann wird die Wertleitung WL auf die Spannung VL zurückgeschaltet. Durch die schon erwähnte kapazitive Spannungsteilung über die Speicherkapazität CSunddieSperrschichtkapaziiät CD wird die Inversionsschicht £ potentialmäßig mitangehoben. Sie enthält jetzt in jedem Fall die Information »I«. Auch hier bleibt der Transfertransistor TM gesperrt. Es Wird darauf hingewiesen, daß ein Einlegen einer solchen Pause beim Betrieb der Speicherzelle nicht erforderlich ist. Es ist auch möglich, von dem Vorgang »Löschen« zn gleich auf den Vorgang »Schreiben« überzugehen.A pause is again inserted from the line point f3, during which the worl line WL is not activated. Then the value line WL is switched back to the voltage VL . As a result of the capacitive voltage division via the storage capacity CS and the barrier layer capacity CD , which has already been mentioned, the inversion layer £ is also raised in terms of potential. It now always contains the information "I". Here, too, the transfer transistor TM remains blocked. It should be noted that it is not necessary to insert such a pause in the operation of the memory cell. It is also possible to go straight from the "delete" process to the "write" process.

Der Vorgang »Schreiben« beginnt mit dem Zeitpunkt 14. Nun wird die Wortleitung WL wieder auf die zweite Spannung VH hochgeschaltet. Die Bitleitung BI. liegt je nach einzuschreibender Information auf der Spannung >-> V//oder VL Im ersten Fall wird die Inversionsschicht £ durch die kapazitive Spannungsteilung über der Speicherkapazität CS und der .Sperrschichtkapazität CD potentialmäßig angehoben, da der Transfertransistor TM gesperrt bleibt. Im /weiten Fall wird die jii Inversionsschicht £ durch den leitend gesteuerten l'ransfertransisior TM auf der Spannung Vl. festgehalten The “writing” process begins at time 1 4. The word line WL is now switched back up to the second voltage VH . The bit line BI. Depending on the information to be written in, the voltage is>-> V // or VL. In the first case, the inversion layer £ is raised in terms of potential by the capacitive voltage division across the storage capacity CS and the barrier layer capacity CD , since the transfer transistor TM remains blocked. In the broader case, the inversion layer £ is switched to the voltage V1 by the conductive controlled transfer transistor TM . held

/um Zeitpunkt r5 ist das Einschreiben beendet und die Speicherzelle kehrt in den Ruhezustand zurück. r> Dazu wird die Wortleitung Wl. wieder auf die Spannung V/. zurückgeschaltet. Die Inversionsschicht £ wird unabhängig von der Information durch die kapazitive Spannungsteilung über der Speicherkapazität CS und der Sperrschichtkapazität CD abgesenkt, -to Allerdings wird sie bei der Information »0« solange auf der Spannung VL festgehalten, bis der Transfertransistcr .... gesperr: ;->:.Writing is ended at time r5 and the memory cell returns to the idle state. r> To this end, the word line Wl. back to the voltage V /. switched back. The inversion layer £ is lowered independently of the information by the capacitive voltage division across the storage capacity CS and the junction capacity CD , -to However, with the information "0" it is held at the voltage VL until the transfer transistor .... blocked:; -> :.

Somit kann der Beschreibung der Funktion der Speicherzelle entnommen werden, daß die Information -4-5 der Speicherzelle über das Halbleitersubstrat gelöscht wird. In die Speicherzelle kann auch nur die Information »0« eingeschrieben werden.It can thus be seen from the description of the function of the memory cell that the information -4-5 the memory cell is erased via the semiconductor substrate. Only information can also be stored in the memory cell "0" must be written in.

Bei der Funktion der Speicherzelle ist angegeben worden, daß durch die verschiedene Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats und zwischen der Speicherelektrode und der Oberfläche des Halbleitersubstrats die Unterschiede in den Schwellspannungen des Transfertransistors TM und des Speicherkondensa- ss tors CS festgelegt werden. Unterschiede in den Schwellspannungen können aber auch durch zusätzliche Diffusion (Implantation) im Bereich der Transferelektrode erzeugt werden. In the function of the memory cell it has been stated that the differences in the threshold voltages of the transfer transistor TM and the storage capacitor CS are determined by the different thicknesses of the insulating layer between the transfer electrode and the surface of the semiconductor substrate and between the storage electrode and the surface of the semiconductor substrate . However, differences in the threshold voltages can also be generated by additional diffusion (implantation) in the area of the transfer electrode.

Im folgenden wird in zwei Beispielen der technologi- ω sehe Aufbau der Speicherzelle beschrieben.In the following two examples of the technologi- ω see structure of the memory cell described.

Dabei ergeben sich aus der F i g. 5 die einzelnen Strukturen der Speicherzellen, wie sie in den folgenden Figuren dargestellt sind. Gezeigt sind die Wortleitung WL (F i g. 6 und 7) bzw. die Bitleitung BLM (F i g. 8 und 9). die in das Substrat diffundierte Bitleitung BL die Transferelektrode TE mit der Speicherelektrode SP (F i g. 6 und 7) bzw. die Wortleitung WL Transferelektrode TE und Speicherelektrode 5P(F i g. 8 und 9). From FIG. 5 shows the individual structures of the memory cells as shown in the following figures. The word line WL (FIGS. 6 and 7) and the bit line BLM (FIGS. 8 and 9) are shown. the bit line BL diffused into the substrate, the transfer electrode TE with the storage electrode SP (FIGS. 6 and 7) or the word line WL transfer electrode TE and storage electrode 5P (FIGS. 8 and 9).

Aus Fig.6 können die Ätzstrukturen Von zwei nebeneinander angeordneten Speicherzellen entnommen werden. Anhand der Darstellungsweisen der F i g. 5 können die einzelnen Ätzstruktilren erkannt werden. Dabei zeigt sich, daß für die beiden nebeneinanderliegenden Speicherzellen die Transferelektroden und die Speichereleklröden miteinander Verbunden sind.The etching structures of two memory cells arranged next to one another are removed. On the basis of the modes of representation in FIGS. 5 the individual etching structures can be recognized. It turns out that for the two adjacent Storage cells, the transfer electrodes and the storage electrodes are connected to one another.

Die Bitleitungen SLunddie Inversionsschichten £für die Speicherkapazitäten SK sind im Substrat angeordnet. Auf dem Substrat wird dann, isoliert zum Substrat, die Speicherelektrode 5Pund die Transferelektrode TE ζ. B. als eine Polysiliziumanlage vorgesehen. Isoliert zu der Speicherelektrode 5Pund der Transferelektrode TE wird als nächste Lage die Wortleiiung WL die z. B. aus Metall hergestellt sein kann, angeordnet. Zur Verbindung der Wortleitung WL mit der Transferelektrode TE und der Speicherelektrode 5Pwird die Wortleitung WL durch die Isolierschicht hindurchkontaktiert. Ein solcher Kontakt ΛΓ7" ist in der Mitte der Fig. 6 dargestellt. Außerdem sind die Transferelektroden TE der Speicherzellen gezeigt.The bit lines SL and the inversion layers £ for the storage capacitors SK are arranged in the substrate. The storage electrode 5P and the transfer electrode TE ζ are then insulated from the substrate on the substrate. B. provided as a polysilicon plant. Insulated from the storage electrode 5P and the transfer electrode TE , the next layer is the word line WL z. B. can be made of metal, arranged. To connect the word line WL to the transfer electrode TE and the storage electrode 5P, the word line WL is contacted through the insulating layer. Such a contact ΛΓ7 "is shown in the middle of FIG. 6. The transfer electrodes TE of the memory cells are also shown.

Aus F i g. 6 ergibt sich, daß die Bitleitung BL und die Wortlcitung WL senkrecht zueinander angeordnet sind. Ebenso ergibt sich die Ausdehnung der Speicherkapazität SK. der Transferelektrode 7"£und der Speicherelektrode SP. From Fig. 6 shows that the bit line BL and the word line WL are arranged perpendicular to one another. The expansion of the storage capacity SK also results. the transfer electrode 7 ″ £ and the storage electrode SP.

In F 1 g. 7 ist ein Querschnitt durch die Speicherzellen an der Stelle VIIVII gezeigt. Aus ihr kann das Übcreinanderliegen der einzelnen Schichten noch besser erkannt werden.In F 1 g. 7 is a cross section through the memory cells shown at location VIIVII. From it, the overlapping of the individual layers can still be seen better recognized.

In einem Halbleitersubstrat SLI befindet sich die Bitleitung B. die in das Halbleitersubstrat hineindiffundiert ist. Benachbart zu der Bitleitung BL aber nicht elektrisch leitend verbunden, ist die Inversionsschicht £ angeordnet. Zur Bildung der Speicherkapazität SK ist über dem Halbleitersubstrat SLJ die Speicherelektrode SP vorgesehen. Die Speicherelektrode SP ist von dem Halbleitersubstrat durch eine Isolierschicht /51. z.B. einer Siliziumoxidschicht, isoliert. Sie läuft im Bereich der Speicherkapazität SK parallel zur Substratober^riache und im verhältnismäßig geringem Abstand davon.The bit line B, which has diffused into the semiconductor substrate, is located in a semiconductor substrate SLI. The inversion layer £ is arranged adjacent to the bit line BL but not connected in an electrically conductive manner. To form the storage capacitance SK , the storage electrode SP is provided above the semiconductor substrate SLJ. The storage electrode SP is from the semiconductor substrate through an insulating layer / 51. eg a silicon oxide layer, insulated. It runs in the area of memory SK parallel to the substrate top ^r iache and relatively small distance therefrom.

Spannung angelegt, dann bildet sich auf bereits erläuterte Weise im Halbleitersubstrat SU eine Inversionsschicht £. die zur Speicherung einer Information herangezogen wird.When a voltage is applied, an inversion layer E is then formed in the semiconductor substrate SU in the manner already explained. which is used to store information.

Die Speicherelektrode SP ist weiter verlängert und geht in die Transferelektrode T£über. Der Abstand der Transferelektrode TE zur Substratoberfläche ist dabei größer als der Abstand der Speicherelektrode SP zur Substratoberfläche. Die Transfereleklrode TE überlappt dabei etwas die Bitleitung BL Mit Hilfe der Transferelektrode 7"£\vird erreicht, daß die Ladung von der Bitleitung BL zur Speicherkapazität SK übertragen werden kann oder umgekehrt. Der Abstand der Transferelektrode TE von der Bitleitung BL muß so gewählt sein, daß diese Ladungsübertragung möglich ist.The storage electrode SP is extended further and merges into the transfer electrode T £. The distance between the transfer electrode TE and the substrate surface is greater than the distance between the storage electrode SP and the substrate surface. The transfer electrode TE overlaps the bit line BL somewhat. The transfer electrode 7 "ensures that the charge can be transferred from the bit line BL to the storage capacitance SK or vice versa. The distance between the transfer electrode TE and the bit line BL must be chosen so that that this charge transfer is possible.

Oberhalb der Transferelektrode TE bzw. der Speicherelektrode SP ist schließlich noch die Wortleitung WL angeordnet. Diese ist durch eine Isolierschicht /52 z. B. aus Siliziumoxid von der Transferelektrode TE, der Speicherelektrode SP und der Bitleitung BL getrennt. Nur an der Stelle, an der eine Kontaktierung der Wortleitung mit der Zuleitung zur Speicherelektrode SP notwendig ist. ist die Wortleitung WL durch die Isolierschicht /52 hindurchkontaktiert Diese Kontaktstelle ist mit KTbezeichnet. Die Dicke der IsolierschichtFinally, the word line WL is also arranged above the transfer electrode TE or the storage electrode SP. This is through an insulating layer / 52 z. B. made of silicon oxide from the transfer electrode TE, the storage electrode SP and the bit line BL . Only at the point where contact between the word line and the lead to the storage electrode SP is necessary. the word line WL is contacted through the insulating layer 52. This contact point is denoted by KT. The thickness of the insulating layer

/52 zwischen der Wortleitung WL und der Speicherelektrode SP bzw. der Transferelektrode TE kann so gewählt werden, daß nur geringe kapazitive Kopplungen zwischen beiden Leitungen bestehen./ 52 between the word line WL and the storage electrode SP or the transfer electrode TE can be selected so that only slight capacitive coupling exists between the two lines.

Wie sich aus den Fig.6 und 7 ergibt, sind zwei ί Speicherzellen nebeneinander angeordnet. Dabei sind die Speicherelektrode!! SP der beiden Speicherzellen miteinander verbunden. Eine solche Ausführung hat den Vorteil, daß die Wortleitung WL nur einmal zu den Zuleitungen zur Speicherelektrode SP kontaktiert sein muß.As can be seen from FIGS. 6 and 7, two ί memory cells are arranged next to one another. The storage electrode !! SP of the two memory cells connected to one another. Such an embodiment has the advantage that the word line WL only has to be contacted once with the leads to the storage electrode SP.

F i g. 8 und 9 zeigen die Ausführung der Speicherzelle für den Fall, daß die Bitleitung BL nur im Bereich der Speicherzelle in das Halbleitersubstrat SUhineindiffundiert ist. Nun sind die Speicherelektroden SP und die Transferelektroden TE ein Teil der Wortleitung WL Die Bitleiiung BLM, die nicht in das Halbleitersubstrat hineindiffundiert ist, liegt senkrecht zu der Wortleitung Wl. Die Wnrtleitiing VW-dieSneinhRrelektrode -SPuP.d die Transferelektrode TE können aus Polysilizium hergestellt sein. Die Bitleitung BLM kann dagegen aus Metall bestehen.F i g. 8 and 9 show the design of the memory cell in the event that the bit line BL is only diffused into the semiconductor substrate SU in the region of the memory cell. The storage electrodes SP and the transfer electrodes TE are now part of the word line WL. The bit line BLM, which is not diffused into the semiconductor substrate, is perpendicular to the word line Wl. The Wnrtleitiing VW-dieSneinhRrel electrode -SPuP.d the transfer electrode TE can be made of polysilicon. The bit line BLM , on the other hand, can consist of metal.

Der Querschnitt durch die Speicherzelle der F i g. 8 an der Stelle IX-IX ist in Fig.9 dargestellt. Es sind wiederum zwei Speicherzellen nebeneinander angeordnet und gemeinsam dargestellt. Im Bereich der Speicherzelle ist ein Teil der Bitleitung, der mit BL bezeichnet ist, in das Halbleitersubstrat SUhineindiffundiert. Benachbart zu der Bitleitung BL ist die Transferelektrode TE angeordnet. Sie ist durch eine Isolierschicht /53 von der Halbleitersubstratoberfläche getrennt. Die Transferelektrode TE überlappt die Bitleitung BL The cross section through the memory cell of FIG. 8 at point IX-IX is shown in FIG. Again, two storage cells are arranged next to one another and shown together. In the area of the memory cell, part of the bit line, which is denoted by BL , diffuses into the semiconductor substrate SU . The transfer electrode TE is arranged adjacent to the bit line BL. It is separated from the surface of the semiconductor substrate by an insulating layer / 53. The transfer electrode TE overlaps the bit line BL

Mit der Transferelektrode 7"£ist die Speicherelektrode SP verbunden. Zwischen der Speicherelektrode SP und der Substratoberfläche ist eine Isolierschicht /54 angeordnet. Durch die Speicherelektrode SP, die Isolierschicht /54 und die Inversionsschicht Ewifd die Speicherkapazität SK gebildet Wie sich aus Fig.9 ergibt, ist die Dicke der Isolierschicht /53 größer als die Dicke der isolierschicht /54. The storage electrode SP is connected to the transfer electrode 7 ″ £. An insulating layer / 54 is arranged between the storage electrode SP and the substrate surface. The storage capacitance SK is formed by the storage electrode SP, the insulating layer / 54 and the inversion layer Ewifd , the thickness of the insulating layer / 53 is greater than the thickness of the insulating layer / 54.

Oberhalb der Wortleitung WL bzw. der Speicherelektrode 5Pund der Transferelektrode r£"ist die Bitleitung BLM angeordnet, die von diesen durch eine Isolierschicht /.55 "?·Γξηπ*. ist. Dip Ritleitijp.g BLM ist dureh die Isolierschicht /55 zu dem Teil der Bitleitung BL kontaktiert, der in dem Halbleitersubstrat diffundiert ist. Die Dicke der Isoliefschicht /55 kann so gewählt werden, daß kapazitive Kopplungen zwischen der Bitleitung BLM und der Wortleitung WL geringfügig sind. The bit line BLM is arranged above the word line WL or the storage electrode 5P and the transfer electrode r £ ", which is connected by an insulating layer /.55"? · Γξηπ *. is. Dip Ritleitijp.g BLM is contacted by the insulating layer / 55 to the part of the bit line BL which is diffused in the semiconductor substrate. The thickness of the insulating layer / 55 can be chosen so that capacitive couplings between the bit line BLM and the word line WL are slight.

Hierzu 4 Blatt ZeichnungenFor this purpose 4 sheets of drawings

Claims

Patent claims:

1. Semiconductor memory, in which each memory cell for storing information contains a storage capacity formed with the aid of a storage electrode arranged in an insulated manner over the semiconductor substrate, and in which the charge is between the storage capacity and a bit line by means of an insulated over the semiconductor substrate, adjacent to the storage electrode and the transfer electrode arranged on the bit line is exchangeable, characterized in that the memory cell is designed so that the threshold voltage (UTT) to be exceeded on the transfer electrode (TE) for the transfer of charge from the bit line to the storage capacity is greater than that on the storage electrode (SP) Threshold voltage (UTS) to be exceeded, which is necessary to generate the storage capacity (SK) , and that the Tranii> reiekirode (TE) and the storage electrode /■.STJekktrisch are connected to one another.

2. Semiconductor memory according to claim 1, characterized in that the difference in the threshold voltages (UTT. UTS) is determined by a different thickness of the insulating layers between the transfer electrode (TE) and the substrate surface or the storage electrode (SP) and the substrate surface.

3. Semiconductor memory according to claim 1 or 2, characterized in that a substrate voltage (VSUB) is connected to the semiconductor substrate (SU) , that the transfer electrode (TE) with electrons as charge carriers when reading information from or when writing information in a memory cell is driven by a first voltage (VH) that is positive compared to the subsiral voltage (VSIB), is driven to erase the information in a memory cell with a voltage less than or equal to the subsiral voltage (VSUB) , so that the information about the semiconductor substrate is erased and when not selected, the memory / eile is driven with a voltage (Vl.) lying between the first voltage (VH) and the substrate voltage (VSUB) .

4. Semiconductor memory according to claim 3, characterized in that the second voltage (Vl.) Is ge \ egt as a preparation voltage to the bit line (Bl.) Before reading information from a memory cell.

5 Semiconductor memory according to one of the preceding claims, characterized in that the bit line (Bl.) Is diffused into the semiconductor substrate (SU). that the transfer electrode (TE) and the storage electrode (SP) consist of a common line, that the word line (Wl.) is arranged above and insulated from this common line. which is contacted through the insulating layer Init of the common line.

6. Semiconductor memory according to claim 5, characterized in that the value graduation is made of metal consists.

7. Semiconductor memory according to claim 5, characterized in that the common line consists of Consists of polysilicon.

8. Semiconductor memory according to one of claims 1 to 3, characterized in that the word line (WL) simultaneously the storage electrodes (SP) and

QQ Q 1 ΛQQ Q 1 Λ

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