DE2539910A1 - SEMICONDUCTOR STORAGE - Google Patents
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Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen:SIEMENS AKTIENGESELLSCHAFT Our mark:
Berlin und München 75 P 2 14 5 BRDBerlin and Munich 75 P 2 14 5 FRG
Die Erfindung bezieht sich auf einen Halbleiterspeicher, der im Oberbegriff des Patentanspruchs 1 angegebenen Art.The invention relates to a semiconductor memory of the type specified in the preamble of claim 1.
Es ist bekannt, Halbleiterspeicher in MOS-Technik aufzubauen. Zum Beispiel bestehen die Speicherzellen von solchen Halbleiterspeichern aus einer Speicherkapazität und einem MOS-Transistor, dessen Steuerelektrode mit einer Wortleitung verbunden ist. Die beiden gesteuerten Elektroden des MOS-Transistors liegen zwischen der Speicherkapazität und einer Bitleitung. Solche Speicherzellen werden gewöhnlich Eintransistor-RAM-Zellen genannt.It is known to build semiconductor memories using MOS technology. For example, the memory cells of such semiconductor memories consist from a storage capacity and a MOS transistor, the control electrode of which is connected to a word line. the Both controlled electrodes of the MOS transistor are located between the storage capacitance and a bit line. Such memory cells are commonly called single transistor RAM cells.
Der Querschnitt durch eine solche Speicherzelle ist in Figur 1 gezeigt. In einem Halbleitersubstrat SU ist eine Bitleitung BL hineindiffundiert. Benachbart zu der Bitleitung BL ist im Halbleitersubstrat ein weiterer diffundierter Bereich GE vorgesehen. Ein Teil der Bitleitung BL und der Bereich GE bilden die beiden gesteuerten Elektroden des MOS-Transistors. Auf dem Substrat, aber isoliert zu den diffundierten Bereichen BL und GE ist die Steuerelektrode G vorgesehen. Bei einem derartigen Aufbau befindet sich zwischen den Bereichen BL und GE der sogenannte Kanal K des MOS-Transistors, wenn dieser leitend gesteuert ist. Weiterhin ist eine Elektrode SE vorgesehen, mit deren Hilfe die Speicherkapazität SK gebildet wird. Diese Elektrode SE ist parallel zu der Oberfläche des Halbleitersubstrats SU angeordnet und von dem Halbleitersubstrat durch eine Siliziumoxidschicht isoliert. Wird an die Elektrode SE eine geeignete Spannung angelegt, dann bildet sich an der Oberfläche des Halbleitersubstrats durch Inversion eine leitende Schicht, die mit dem Bereich GE verbunden wird.The cross section through such a memory cell is shown in FIG. A bit line BL is in a semiconductor substrate SU diffused into it. A further diffused region GE is provided in the semiconductor substrate adjacent to the bit line BL. Part of the bit line BL and the area GE form the two controlled electrodes of the MOS transistor. On the substrate, but the control electrode G is provided isolated from the diffused regions BL and GE. In such a structure is located The so-called channel K of the MOS transistor is located between the areas BL and GE when this is switched on. Farther an electrode SE is provided, with the aid of which the storage capacity SK is formed. This electrode SE is parallel to arranged on the surface of the semiconductor substrate SU and isolated from the semiconductor substrate by a silicon oxide layer. Will A suitable voltage is applied to the electrode SE, then forms on the surface of the semiconductor substrate by inversion a conductive layer that will be connected to the area GE.
Die Elektrode SE zusammen mit der Inversionsschicht ergeben dann die Speicherkapazität SK. Der ganze bisherige Aufbau wird schließ-The electrode SE together with the inversion layer then result in the storage capacity SK. The entire previous structure will be
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lich noch durch eine Isolierschicht IS, z.B. aus SiOp abgedeckt. Die Steuerelektrode G ist an einer nicht dargestellten Stelle mit einer Wortleitung verbunden.Lich still covered by an insulating layer IS, e.g. made of SiOp. The control electrode G is connected to a word line at a point not shown.
Ein Nachteil dieser Eintransistorspeicherzelle besteht darin, daß für die diffundierten Bereiche, z.B. GE, in dem Speicherbaustein Platz benötigt wird. Da aber bei den Halbleiterspeichern auf einem Speicherbaustein möglichst viele Speicherzellen angeordnet werden sollen, besteht die Tendenz, die Einzelspeicherzellen möglichst klein auszuführen.A disadvantage of this single transistor memory cell is that that space is required in the memory module for the diffused areas, e.g. GE. But there with the semiconductor memories If as many memory cells as possible are to be arranged on a memory module, there is a tendency to use individual memory cells to be as small as possible.
Aus der Literaturstelle IEEE Journal of Solid State Circuits f Vol. SC 7, Nr.5, Oktober 1972, Seiten 330 bis 335, ist eine Möglichkeit bekannt geworden, nach der die einzelnen RAM-Speicherzellen verkleinert werden können. Bei der dort vorgeschlagenen Lösung wird die Speicherkapazität auf dieselbe Art gebildet} wie es bei der Eintransistorspeicherzelle beschrieben worden ist. Dazu wird eine sogenannte Speicherelektrode zur Bildung der Speicherkapazität über dem Halbleitersubstrat, aber isoliert zu diesem, angeordnet. Benachbart zu der Speicherkapazität wird die Bitleitung in das Halbleitersubstrat hineindiffundiert. Um einen Ladungsaustausch zwischen der Speicherkapazität und der Bitleitung zu ermöglichen, wird auf dem Halbleitersubstrat und isoliert zu diesem die sogenannte Transferelektrode angeordnet, die die Speicherkapazität und die Bitleitung zumindest teilweise überlappt. Werden an die Speicherelektrode, die Transferelektrode und die Bitleitung entsprechende Spannungen angelegt, dann können Ladungen zwischen der Bitleitung und der Speicherkapazität übertragen werden. Da der Aufbau und die Wirkungsweise dieser Speicherzelle in der angegebenen Literaturstelle ausführlich beschrieben ist, wird darauf nicht mehr eingegangen.From the literature IEEE Journal of Solid State Circuits f Vol. SC 7, No. 5, October 1972, pages 330 to 335, a possibility has become known according to which the individual RAM memory cells can be reduced in size. In the solution proposed there, the storage capacity is formed in the same manner} as has been described in the Eintransistorspeicherzelle. For this purpose, a so-called storage electrode for forming the storage capacitance is arranged above the semiconductor substrate, but isolated from it. The bit line is diffused into the semiconductor substrate adjacent to the storage capacitance. In order to enable a charge exchange between the storage capacitance and the bit line, the so-called transfer electrode, which at least partially overlaps the storage capacitance and the bit line, is arranged on and insulated from the semiconductor substrate. If corresponding voltages are applied to the storage electrode, the transfer electrode and the bit line, charges can then be transferred between the bit line and the storage capacitance. Since the structure and the mode of operation of this memory cell is described in detail in the cited literature reference, it is no longer discussed.
Ein Nachteil der in der angegebenen Literaturstelle dargestellten Speicherzelle besteht darin, daß die Wortleitung gleichzeitigA disadvantage of the memory cell shown in the cited reference is that the word line simultaneously
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die Transferelektrode bildet. Da der Abstand der Transferelektroden zum Substrat zwischen den Speicherelektroden und der Bitleitung und der Transferelektrode zur Bitleitung im überlappten Bereich nicht zu groß gewählt werden darf, um einen einwandfreien Ladungsaustausch zu ermöglichen, besteht die Gefahr, daß kapazitive Kopplungen zwischen der Wortleitung und der Bitleitung die Funktion einer solchen Speicherzelle stören. Ein weiterer Nachteil liegt darin, daß sowohl für die Speicherelektrode als auch für die Transferelektrode ein getrennter Anschluß erforderlich ist.forms the transfer electrode. Because the distance between the transfer electrodes to the substrate between the storage electrodes and the Bit line and the transfer electrode to the bit line in the overlapped area must not be too large in order to achieve a To enable proper charge exchange, there is a risk that capacitive coupling between the word line and of the bit line interfere with the function of such a memory cell. Another disadvantage is that both for the storage electrode and a separate connection is required for the transfer electrode.
Die der Erfindung zugrundeliegende Aufgabe besteht darin, eine Speicherzelle, die aus einer Speicherkapazität und einer TransfeitJLsktrode besteht, derart aufzubauen, die die Anzahl der Anschlüsse pro Speicherzelle verringert wird. Diese Aufgabe wird entsprechend den im Kennzeichen des Patentanspruchs 1 angegebenen Merkmalen gelöst.The object on which the invention is based is to develop a memory cell, which consists of a storage capacity and a transfer electrode exists to be constructed in such a way that the number of terminals per memory cell is reduced. This task will solved according to the features specified in the characterizing part of claim 1.
Die Transferelektrode und die Speicherelektrode werden also pro Speicherzelle miteinander verbunden und benötigen nur noch einen äußeren Anschluß. Dabei ist es zweckmäßig, die Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats größer zu wählen als die Dicke der Isolierschicht zwischen der Speicherelektrode und dem Halbleitersubstrat. Die Folge ist, daß die zur Einleitung des Ladungstransfers zu überschreitende Schwellspannung für die Transferelektrode größer ist als die zur Bildung der Speicherkapazität zu überschreitende Schwellspannung für die Speicherelektrode.The transfer electrode and the storage electrode are therefore connected to one another for each storage cell and only need them an external connection. It is useful to adjust the thickness of the insulating layer between the transfer electrode and the surface of the semiconductor substrate to be selected to be greater than the thickness of the insulating layer between the storage electrode and the semiconductor substrate. The result is that the threshold voltage to be exceeded for the transfer electrode to initiate the charge transfer is greater than the threshold voltage to be exceeded for the storage electrode to form the storage capacity.
Als Ladungsträger können sowohl Löcher als auch Elektronen verwendet werden. Werden Elektronen als Ladungsträger herangezogen, dann wird an das Halbleitersubstrat eine negative Substratspannung angeschlossen. An die Transferelektrode dagegen wird beim Lesen einer Information aus einer Speicherzelle bzw. beim Schreiben einer Information in eine Speicherzelle eine gegenüber der Substratspannung positive erste Spannung angelegt. Zum Löschen der Information in der SpeicherzelleBoth holes and electrons can be used as charge carriers. If electrons are used as charge carriers, then a negative substrate voltage is connected to the semiconductor substrate. On the other hand, to the transfer electrode is when reading information from a memory cell or when writing information into a memory cell a first voltage that is positive with respect to the substrate voltage is applied. To erase the information in the memory cell
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wird an der Transferelektrode die erste Spannung zur Substratspannung urageschaltet. Damit wird die Spannung an der der Speicherelektrode zugeordneten Inversionsschicht kurzzeitig negativer als die Substratspannung. Die Folge ist, daß die in der Speicherkapazität gespeicherte Information über das Halbleitersubstrat gelöscht wird (Rekombination der Ladungsträger). Bei Nichtauswahl der Speicherzelle wird die Transferelektrode von einer zweiten Spannung, die' in ihrem Wert zwischen der ersten Spannung und der Substratspannung liegt, angesteuert. Die Bitleitung wird kurz vor dem Lesen einer Information aus einer Speicherzelle mit der zweiten Spannung als Vorbereitungsspannung versorgt. Während des Lesens einer Information liegt die Bitleitung anleiner Versorgungsspannung.the first voltage at the transfer electrode becomes the substrate voltage switched on. This increases the tension on the Inversion layer assigned to the storage electrode is briefly more negative than the substrate voltage. The consequence is that the Storage capacity, information stored on the semiconductor substrate is erased (recombination of the charge carriers). at Failure to select the memory cell becomes the transfer electrode of a second voltage, the value of which lies between the first voltage and the substrate voltage, is driven. The bit line is shortly before reading information from a memory cell with the second voltage as the preparation voltage provided. While information is being read, the bit line is connected to a supply voltage.
Wird die Bitleitung vollständig in das Halbleitersubstrat hineindiffundiert, dann ist es zweckmäßig, die Transferelektrode und die Speicherelektrode aus einer gemeinsamen Leitung aus Polysilizium aufzubauen und oberhalb dieser gemeinsamen Leitung und isoliert zu dieser die Wortleitung anzuordnen. Die Wortleitung wird durch die Isolierschicht hindurch mit der gemeinsamen Leitung der Transferelektrode und der Speicherelektrode kontaktiert.If the bit line is completely diffused into the semiconductor substrate, then it is expedient to use the transfer electrode and to build up the storage electrode from a common line of polysilicon and above this common line Line and to arrange the word line isolated from this. The word line is connected through the insulating layer with the common line of the transfer electrode and the storage electrode contacted.
Wird die Bitleitung nur im Bereich der Speicherzelle in das Halbleitersubstrat hineindiffundiert, dann ist es zweckmäßig, daß die Wortleitung gleichzeitig die Speicherelektrode und die Transferelektrode bildet. Die Wortleitung bzw. die Speicherelektrode und die Transferelektrode liegen somit getrennt durch eine Isolierschicht unmittelbar über der Oberfläche des Halbleitersubstratß. Oberhalb der Speicherelektroden und der Transferelektroden ist dann, getrennt durch eine weitere Isolierschicht, der übrige Teil der Bitleitung angeordnet. Diese wird nur im Bereich der Speicherzelle zu dem in das Halbleitersubstrat hineindiffundierte Teil der Bitleitung kontaktiert. Da die Dicke der Isolierschicht zwischen der Bitleitung und der-TransferelektrodeIf the bit line diffuses into the semiconductor substrate only in the area of the memory cell, then it is useful to that the word line simultaneously forms the storage electrode and the transfer electrode. The word line or the storage electrode and the transfer electrodes are thus separated by an insulating layer directly over the surface of the semiconductor substrate. Above the storage electrodes and the transfer electrodes, separated by a further insulating layer, the remaining part of the bit line is arranged. This is only in the area of the memory cell that diffuses into the semiconductor substrate Part of the bit line contacted. Because the thickness of the insulating layer between the bit line and the transfer electrode
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bzw. Speicherelektrode bzw. Wortleitung groß gewählt werden kann, ist die kapazitive Kopplung zwischen der Bitleitung und der Wortleitung gering.or storage electrode or word line are selected to be large the capacitive coupling between the bit line and the word line is low.
Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen,Further developments of the invention result from the subclaims,
Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert. Es zeigen:On the basis of exemplary embodiments that are shown in the figures are, the invention is further explained. Show it:
Fig.1 den bereits beschriebenen Querschnitt durch eine Eintransistorspeicherzelle in MOS-Technik, Fig.2 eine Prinzipdarstellung der Speicherzelle gemäß der1 shows the already described cross section through a single transistor memory cell in MOS technology, FIG. 2 shows a schematic diagram of the memory cell according to FIG
Erfindung,
Fig.3 eine Schaltungsanordnung, mit deren Hilfe die FunktionInvention,
3 shows a circuit arrangement with the aid of which the function
der Speicherzelle erläutert wird, Fig.4 ein Spannungsdiagramm zur Erläuterung der Funktion der Speicherzelle,the memory cell is explained, FIG. 4 shows a voltage diagram to explain the function of the Storage cell,
Fig.5 die in den folgenden Figuren verwendeten Darstellungsarten der einzelnen Strukturen der Speicherzellen, Fig.6 die Ätzstruktur einer ersten Ausführung der Speicherzelle, Fig.7 einen Querschnitt durch die Speicherzelle gemäß Fig.6, Fig.8 die Ä'tzstruktur einer weiteren Ausführung der Speicherzelle, Fig.9 einen Querschnitt durch die Speicherzelle der Figur 8.5 shows the types of representation of the individual structures of the memory cells used in the following figures, FIG. 6 shows the etched structure of a first embodiment of the memory cell, FIG. 7 shows a cross section through the memory cell according to FIG. 8 shows the etching structure of a further embodiment of the memory cell, FIG. 9 shows a cross section through the memory cell of FIG.
In Figur 2 ist eine Prinzipdarstellung der Speicherzelle gemäß der Erfindung dargestellt. Diese Speicherzelle besteht aus einer Speicherelektrode SP, die über dem Halbleitersubstrat SU angeordnet ist und einer Transferelektrode TE, die sowohl über der Speicherelektrode SP und dem Halbleitersubstrat angeordnet ist. Die Transferelektrode TE und die Speicherelektrode SP ist gegenüber dem Halbleitersubstrat SU isoliert. Es besteht aber eine Verbindung zwischen der Transferelektrode TE und der Speicherelektrode SP. Die Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats SU ist größer als die Dicke der Isolierschicht zwischen der Speicherelektrode SP und der Oberfläche des Halbleitersubstrats SU.FIG. 2 shows a basic diagram of the memory cell according to the invention. This memory cell consists of one Storage electrode SP, which is arranged over the semiconductor substrate SU and a transfer electrode TE, which is both over the Storage electrode SP and the semiconductor substrate is arranged. The transfer electrode TE and the storage electrode SP are opposite isolated from the semiconductor substrate SU. However, there is a connection between the transfer electrode TE and the storage electrode SP. The thickness of the insulating layer between the transfer electrode and the surface of the semiconductor substrate SU is greater than the thickness of the insulating layer between the storage electrode SP and the surface of the semiconductor substrate SU.
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Im Halbleitersubstrat ist zumindest im Bereich der Speicherzelle die Bitleitung eindiffundiert.The bit line is diffused into the semiconductor substrate at least in the area of the memory cell.
Mit Hilfe der Speicherelektrode SP wird die Speicherkapazität SK gebildet. Der Austausch der Ladung zwisehen der Speicherkapazität SK und der Bitleitung BL erfolgt mit Hilfe der Transferelektrode TB, Soll Ladung zwischen der Bitleitung BL und der Speicherkapazität SK übertragen werden, dann wird die Transferelektrode TE gemeinsam mit der Speicherelektrode SP durch einen Impuls angesteuert. Je nachdem welches Potential auf der Bitleitung BL besteht, geht ein Ladungsaustausch mit der Bitleitung vor sich oder nicht.The storage capacity SK is formed with the aid of the storage electrode SP. The exchange of the charge between the storage capacity SK and the bit line BL takes place with the aid of the transfer electrode TB, desired charge between the bit line BL and the Storage capacity SK are transferred, then the transfer electrode TE is shared with the storage electrode SP through triggered a pulse. Depending on which potential exists on the bit line BL, there is a charge exchange with the bit line in front of you or not.
In Figur 3 ist eine Schaltungsanordnung gezeigt, durch die die Funktion der Speicherzelle erläutert wird. Dazu wird das Spannung sdiagramm der Figur 4 zu Hilfe genommen. Die Funktion der Transferelektrode wird durch einen Transfer-rMOS-Transistor TM dargestellt, dessen Steuerelektrode mit der Wortleitung V/L verbunden ist. An der Wortleitung WL liegt außerdem die Speicherelektrode SP, durch die eine Speicherkapazität CS gebildet wird. Die Speicherkapazität wird, wie bereits oben beschrieben worden ist, durch Inversion erzeugt. Dabei entsteht an der Substratoberfläche eine Inversionsschicht E. Diese Inversionsschicht E ist mit einer der gesteuerten Elektroden des Transfer-MOS-Tran-In Figure 3, a circuit arrangement is shown through which the Function of the memory cell is explained. The voltage diagram of FIG. 4 is used as an aid for this purpose. The function of the The transfer electrode is represented by a transfer rMOS transistor TM, the control electrode of which is connected to the word line V / L connected is. The storage electrode SP, which forms a storage capacitance CS, is also located on the word line WL. As already described above, the storage capacity is generated by inversion. This arises on the substrate surface an inversion layer E. This inversion layer E is connected to one of the controlled electrodes of the transfer MOS tran-
zwisehento divide
sistors verbunden. Außerdem besteht eine Kapazität/der Inversionsschicht E und dem Substrat. Diese Kapazität wird mit Hilfe einer Diode dargestellt, sie ist eine Sperrschichtkapazität. An das Substrat ist eine Substrat spannung VSUB angelegt. Zudem ist noch die Bitleitungskapazität CB eingezeichnet, die zwischen der Bitleitung BL und dem Substrat besteht.sistors connected. In addition, there is a capacitance / the inversion layer E and the substrate. This capacitance is represented by a diode, it is a junction capacitance. To the A substrate voltage VSUB is applied to the substrate. In addition, the bit line capacitance CB is drawn in between the bit line BL and the substrate.
Es wird noch bemerkt, daß sich die zur Speicherung der Information wirksame Kapazität aus der Speicherkapazität und der Sperrschichtkapazität zusammensetzt. Den überwiegenden Einfluß auf die wirksame Kapazität hat aber die Speicherkapazität.It should also be noted that the storage of the information effective capacity is composed of the storage capacity and the junction capacity. The predominant influence however, the storage capacity has an effect on the effective capacity.
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Unter Zuhilfenahme der Figur 4 wird nun die Funktion der Speicherzelle dargestellt. Dabei wird davon ausgegangen, daß als Ladungsträger Elektronen verwendet v/erden. Da die Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats größer ist als diejenige zwischen der Speicherelektrode und der Oberfläche des Halbleitersubstrats, sind die Schwellspannungen für den Transfertransistor TM und den Speicherkondensator CS verschieden. Zum Beispiel kann die Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats 0,6 /um und die Dicke der Isolierschicht zwischen der Speicherelektrode und der Oberfläche des Halbleitersubstrats 0,1 /um gewählt werden. Dann ist die Schwellspannung UTT für den Transfertransistor z.B. 5 bis 7 Volt, die Schwellspannung UTS für den Speicherkondensator 0,5 bis 1,5 Volt. Die Substratspannung VSUB kann -UTT = -5VoIt gewählt v/erden. Als erste Spannung VH, die die binäre "1" kennzeichnet, kann die Spannung von 2. bis 2,5 x UTT und als zweite Spannung VL, die die binäre "0" kennzeichnet, kann eine Spannung von 0 bis 0,5 Volt festgelegt werden.With the aid of FIG. 4, the function of the memory cell is now shown. It is assumed that electrons are used as charge carriers. Since the thickness of the insulating layer between the transfer electrode and the surface of the semiconductor substrate is greater than that between the storage electrode and the surface of the semiconductor substrate, the threshold voltages for the transfer transistor TM and the storage capacitor CS are different. For example, the thickness of the insulating layer between the transfer electrode and the surface of the semiconductor substrate can be selected to be 0.6 µm, and the thickness of the insulating layer between the storage electrode and the surface of the semiconductor substrate can be selected to be 0.1 µm. Then the threshold voltage UTT for the transfer transistor is, for example, 5 to 7 volts, the threshold voltage UTS for the storage capacitor 0.5 to 1.5 volts. The substrate voltage VSUB can be chosen to ground -UTT = -5VoIt. The voltage from 2. to 2.5 x UTT can be defined as the first voltage VH, which identifies the binary "1", and a voltage from 0 to 0.5 volts can be defined as the second voltage VL, which identifies the binary "0" will.
Es ist selbstverständlich auch möglich, als Ladungsträger positive Löcher zu verwenden. Dann ändern sich die angegebenen Spannungen entsprechend.It is of course also possible to use positive charge carriers Holes to use. Then the specified voltages change accordingly.
In Figur 4 sind Spannungen V über.der Zeit t aufgetragen. Dabei zeigt die Zeile 1 die Spannungen-suf der Wortleitung WL, Zeile 2 die Spannungen auf der Bitleitung BL und die dritte Zeile die Spannungen an der Inversionsschicht E.In FIG. 4, voltages V are plotted over time t. Included Line 1 shows the voltages -suf of the word line WL, line 2 the voltages on the bit line BL and the third row the voltages on the inversion layer E.
Zum Zeitpunkt to (Figur 4) wird der Transfertransistor TM nicht angesteuert. Dann liegt an der Wortleitung WL die Spannung YL. Die Bitleitung BL soll zum Lesen vorbereitet sein und liegt auf der Spannung VL. Die Inversionsschicht E jkat je nach gespeicherter Information einen Spannungswert von VSUB ("O1') oder VL ("1"). Der Transfertransistor TM ist also gesperrt, da seine Source,At the point in time to (FIG. 4), the transfer transistor TM is not activated. The voltage YL is then applied to the word line WL. The bit line BL should be prepared for reading and is at the voltage VL. The inversion layer E jkat, depending on the stored information, has a voltage value of VSUB ("O 1 ') or VL (" 1 "). The transfer transistor TM is therefore blocked because its source,
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in diesem Fall die Inversionsschicht E, immer einen kleineren Potentialabstand zur Steuerelektrode (VfL) als eine Schwellspannung UTT hat.in this case the inversion layer E, always a smaller one Potential distance to the control electrode (VfL) as a threshold voltage UTT.
Mit ti beginnt die Zeit, in der eine Information aus der Speicherzelle gelesen werden soll. Jetzt wird die Wortleitung WL von der Spannung VL auf die Spannung VH angehoben. Entsprechend wird auch die Speicherelektrode SP auf die Spannung VH angehoben. Durch eine kapazitive Spannungsteilung über die Speicherkapazität CS und die Sperrschichtkapazität CD wird die Inversionsschicht E ebenfalls spannungsmäßig angehoben, wie es in der Zeile 3 der Figur 4 gezeigt ist. Die Inversionsschicht E entlädt sich aber sofort wieder zur Bitleitung BL hin, da der Transfertransistor TM mit der hohen Spannung VH auf der Wortleitung WL leitend gesteuert ist. In diesem Fall wirkt die Bitleitung BL als Source für den Transfertransistor TM. Je nach Information in der Speicherzelle -durchgezogene Linie in den Zeilen 2 und der Figur 4 entspricht einer "1", gestrichtelte Linie entspricht einer "On- wird eine verschieden große Ladung auf die Bitleitung BL übertragen, die verschieden hohe Änderungen des Potentials der Bitleitung hervorrufen. Diese Verhältnisse sind in der Zeile 2 der Figur 4 dargestellt. Das Potential auf der Bitleitung BL wird einem Verstärker zugeführt, der in der Figur nicht dargestellt ist. Dies kann z.B. ein getaktetes Flip-Flop sein, wie es sich aus der Literaturstelle IEEE International Solid-State Conference, Digest of Technical Papers, 1973, Seiten 30,31,195 ergibt. Der Leseverstärker bewertet die Potentiale auf der Bitleitung P verstärkt diese und führt sie zum Zeitpunkt ti* wieder auf die Bitleitung zurück. Dabei wird die Bitleitung BL entweder auf die Spannung VH bei der Information "1" oder auf die Spannung VL bei der* Information "0" gezogen. Da der Transfertransistor TM im leitenden Zustand ist, wird die Inversionsschicht E entsprechend beeinflußt. Sie kann entweder nur bis zum Potential VH -UTT folgen bei einer "1", da sonst der Transfertransistor gesperrt wird, oder sie wird bei einer "O" über den Transfertransistor TM auf die Spannung VL entladen.-The time in which information is to be read from the memory cell begins with ti. The word line WL is now raised from the voltage VL to the voltage VH. Accordingly, the storage electrode SP is also raised to the voltage VH. The voltage of the inversion layer E is also raised by a capacitive voltage division across the storage capacitance CS and the barrier layer capacitance CD, as is shown in line 3 of FIG. The inversion layer E, however, immediately discharges again towards the bit line BL, since the transfer transistor TM is turned on with the high voltage VH on the word line WL. In this case, the bit line BL acts as a source for the transfer transistor TM. Depending on the information in the memory cell - the solid line in rows 2 and FIG. 4 corresponds to a "1", the dashed line corresponds to an "O n - a charge of different sizes is transferred to the bit line BL, and the changes in the potential of the bit line are of different sizes These relationships are shown in line 2 of Figure 4. The potential on the bit line BL is fed to an amplifier, which is not shown in the figure, which can be, for example, a clocked flip-flop, as can be found in the IEEE reference International Solid-State Conference, Digest of Technical Papers, 1973, pages 30, 31, 195. The sense amplifier evaluates the potentials on bit line P, amplifies them and feeds them back to the bit line at time ti * the voltage VH with the information "1" or pulled to the voltage VL with the * information "0". Since the transfer transistor TM is in the conductive state, the inversion layer E is influenced accordingly. It can either only follow up to the potential VH -UTT with a "1", otherwise the transfer transistor is blocked, or with an "O" it is discharged via the transfer transistor TM to the voltage VL.
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Ab dem Zeitpunkt t2 wird die Information in der Speicherzelle gelöscht. Dazu wird die Wortleitung WL von VH nach der Substratspannung VSUB durchgeschaltet. Durch die kapazitive Spannungsteilung über die Speicherkapazität CS und die Sperrschichtkapazität CD wird die Inversionsschicht E soweit zu negativen Potentialen gezogen, daß sie negativer wird als das Halbleitersubstrat SU. In diesem Fall ist die Inversionsschicht E in Durchlaßrichtung gegenüber dem Substrat gepolt, so daß sie durch Ladungsträger aus dem Substrat wieder auf das Potential VSUB angehoben wird. Dieser Vorgang wird durch die Diode CD in Figur 3 simuliert. Damit wurde die in der Inversionsschicht E enthaltene Information überschrieben und gelöscht. Der Transfertransistor TM bleibt während des gesamten Vorganges "Löschen" gesperrt.From time t2, the information is in the memory cell turned off. For this purpose, the word line WL is switched through from VH to the substrate voltage VSUB. Due to the capacitive voltage division via the storage capacity CS and the junction capacity CD, the inversion layer E is drawn to negative potentials to such an extent that it becomes more negative than the semiconductor substrate SU. In this case, the inversion layer E is polarized in the forward direction with respect to the substrate, so that they is raised again to the potential VSUB by charge carriers from the substrate. This process is indicated by the diode CD in Figure 3 simulates. The information contained in the inversion layer E was thus overwritten and deleted. The transfer transistor TM remains blocked during the entire "Delete" process.
Ab dem Zeitpunkt t3 wird wiederum eine Pause eingeschoben, in der also die Wortleitung V/L nicht angesteuert wird. Dann wird die Wortleitung WL auf die Spannung VL zurückgeschaltet. Durch die schon erwähnte kapazitive Spannungsteilung über die Speicherkapazität CS und die Sperrschichtkapazität CD wird die Inversionsschicht E potentialmäßig mitangehoben. Sie enthält jetzt in Jedem Fall die Information "1B. Auch hier bleibt der Transfertransistor TM gesperrt. Es wird darauf hingewiesen, daß ein Einlegen einer solchen Pause beim Betrieb der Speicherzelle nicht erforderlich ist. Es ist auch möglich, von dem Vorgang "Löschen" gleich auf den Vorgang "Schreiben" überzugehen.A pause is again inserted from time t3, during which the word line V / L is not activated. The word line WL is then switched back to the voltage VL. Due to the capacitive voltage division already mentioned via the storage capacity CS and the junction capacity CD, the inversion layer E is also raised in terms of potential. It now always contains the information "1 B. Here, too, the transfer transistor TM remains blocked. It should be noted that it is not necessary to insert such a pause during operation of the memory cell. It is also possible to" delete "from the process. to go straight to the "Write" process.
Der Vorgang "Schreiben1· beginnt mit dem Zeitpunkt t4. Nun wird die Wortleitung WL wieder auf die zweite Spannung VH hochgeschaltet. Die Bitleitung BL liegt je nach einzuschreibender Information auf der Spannung VH oder VL. Im ersten Fall wird die Inversionsschicht E durch die kapazitive Spannungsteilung über der Speicherkapazität CS und der Sperrschichtkapazität CD potentialmäßig angehoben, da der Transfertransistor TM gesperrt bleibt. Im zweiten Fall wird die Inversionsschicht E durch denThe "Write 1 * process begins at time t4. The word line WL is now switched back up to the second voltage VH. Depending on the information to be written, the bit line BL is at the voltage VH or VL. In the first case, the inversion layer E is capacitive Voltage division across the storage capacitance CS and the junction capacitance CD increased in terms of potential, since the transfer transistor TM remains blocked
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leitend gesteuerten Transfertransistor TM auf der Spannung VL festgehalten.Conducted transfer transistor TM held on the voltage VL.
Zum Zeitpunkt t5 ist das Einschreiben beendet und die Speicherzelle kehrt in den Ruhezustand zurück. Dazu wird die Wortleitung WL wieder auf die Spannung VL zurückgeschaltet. Die Inversionsschicht E wird unabhängig von der Information durch die kapazitive Spannungsteilung über der Speicherkapazität CS und der Sperrschichtkapazität CD abgesenkt. Allerdings wird sie bei der Information "0" solange auf der Sapnnung VL festgehalten, bis der Transfertransistor TM gesperrt ist.At time t5, the writing is finished and the memory cell is finished returns to the idle state. For this purpose, the word line WL is switched back to the voltage VL. The inversion layer E becomes independent of the information due to the capacitive voltage division across the storage capacitance CS and the Junction capacitance CD lowered. However, with the information "0" it is retained on the voltage VL as long as until the transfer transistor TM is blocked.
Somit kann der Beschreibung der Funktion der Speicherzelle entnommen werden, daß die Information der Speicherzelle über das Halbleitersubstrat gelöscht wird, ϊη die Speicherzelle kann auch nur die Information "0" eingeschrieben werden.Thus, the description of the function of the memory cell can be inferred that the information of the memory cell is erased via the semiconductor substrate, ϊη the memory cell can also only the information "0" can be written.
Bei der Funktion der Speicherzelle ist angegeben worden, daß durch die verschiedene Dicke der Isolierschicht zwischen der Transferelektrode und der Oberfläche des Halbleitersubstrats und zwischen der Speicherelektrode und der Oberfläche des Halbleiter« Substrats die Unterschiede in den Schwellspannungen des Transfertransistors TM und des Speicherkondensators CS festgelegt werden. Unterschiede in den Schwell spannungen können aber auch durch zusätzliche Diffusion (Implantation)im Bereich der Transferelektrode erzeugt werden.In the function of the memory cell it has been indicated that by the different thicknesses of the insulating layer between the transfer electrode and the surface of the semiconductor substrate and the differences in the threshold voltages of the transfer transistor between the storage electrode and the surface of the semiconductor substrate TM and the storage capacitor CS are set. However, there can also be differences in the threshold voltages by additional diffusion (implantation) in the area of the transfer electrode be generated.
Im folgenden wird in zwei Beispielen der technologische Aufbau der Speicherzelle beschrieben.In the following, the technological structure of the memory cell is described in two examples.
Dabei ergeben sich aus der Figur 5 die einzelnen Strukturen der Speicherzellen, wie sie in den folgenden Figuren dargestellt sind. Gezeigt sind die Wortleitung WL (Fig.6 und 7) bzw. die Bitleitung BLM (Fig.8 und 9), die in das Substrat diffundierte Bitleitung BL, die Transferelektrode TE mit der Speicherelektrode SP (Fig. 6 und 7), bzw. die Wortleitung WL, Transferelektrode TE und Speicherelektrode SP (Fig.8 und 9).The individual structures of the memory cells, as shown in the following figures, result from FIG are. The word line WL (FIGS. 6 and 7) and the bit line BLM (FIGS. 8 and 9), which diffused into the substrate, are shown Bit line BL, the transfer electrode TE with the storage electrode SP (FIGS. 6 and 7), or the word line WL, transfer electrode TE and storage electrode SP (Figures 8 and 9).
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Aus Figur 6 können die Ätzstrukturen von zwei nebeneinander angeordneten Speicherzellen entnommen werden. Anhand der Darstellungsweisen der Figur 5 können die einzelnen Ätzstrukturen erkannt werden. Dabei zeigt sich, daß für die beiden nebeneinanderliegenden Speicherzellen die Transferelektroden und die Speicherelektroden miteinander verbunden sind.From FIG. 6, the etched structures of two can be seen next to one another arranged memory cells are removed. The individual etched structures can be illustrated using the modes of representation in FIG be recognized. It can be seen that for the two adjacent memory cells, the transfer electrodes and the Storage electrodes are connected to one another.
tenth
Die Bitleitungen BL und die Inversionsschich/ E für die Speicherkapazitäten SK sind im Substrat angeordnet. Auf dem Substrat wird dann, isoliert zum Substrat, die Speicherelektrode SP und die Transferelektrode TE z.B. als eine Polysiliziurnlage vorgesehen. Isoliert zu der Speicherelektrode SP und der Transferelektrode TE wird als nächste Lage die Wortleitung WL, die z.B. aus Metall hergestellt sein kann,angeordnet. Zur Verbindung der Wortleitting WL mit der Trancferelektrode TE und der Speicherelektrode SP wird die Wortleitung WL durch die Isolierschicht hindurchkontaktiert. Ein solcher Kontakt KT ist in der Mitte der Figur 6 dargestellt. Außerdem sind die Transferelektroden TE der Speicherzellen gezeigt.The bit lines BL and the inversion layer / E for the storage capacitances SK are arranged in the substrate. The storage electrode SP and is then insulated from the substrate on the substrate the transfer electrode TE is provided as a polysilicon layer, for example. The next layer is the word line WL, which is isolated from the storage electrode SP and the transfer electrode TE, e.g. can be made of metal, arranged. To connect the word line WL with the transfer electrode TE and the storage electrode SP, the word line WL is contacted through the insulating layer. Such a contact KT is in the middle shown in FIG. The transfer electrodes TE of the memory cells are also shown.
Aus Figur 6 ergibt sich» daß die Bitleitung BL und die Wortleitung WL senkrecht zueinander angeordnet sind. Ebenso ergibt sich die Ausdehnung der Speicherkapazität SK, der Transferelektrode TE und der Speicherelektrode SB.FIG. 6 shows that the bit line BL and the word line WL are arranged perpendicular to each other. The expansion of the storage capacity SK, the transfer electrode TE, also results and the storage electrode SB.
In Figur 7 ist ein Querschnitt durch die Speicherzellen an der Stelle VII-VII gezeigt. Aus ihr kann das Übereinanderliegen der einzelnen Schichten noch besser erkannt werden.FIG. 7 shows a cross section through the memory cells at point VII-VII. From it, the superimposed individual layers can be recognized even better.
In einem Halbleitersubstrat SU befindet sich die Bitleitung B, die in das Halbleitersubstrat hineindiffundiert ist. Benachbart zu der Bitleitnng BL, aber nicht elektrisch leitend verbunden, ist die Inversionsschicht E angeordnet. Zur Bildung der Speicherkapazität SK ist über dem Halbleitersubstrat SU die Speicherelektrode SP vorgesehen. Die Speicherelektrode SP ist von dem Halbleitersubstrat durch eine Isolierschicht IS1, z.B.The bit line B, which has diffused into the semiconductor substrate, is located in a semiconductor substrate SU. Adjacent the inversion layer E is arranged to the bit line BL, but not connected in an electrically conductive manner. To form the Storage capacity SK is provided above the semiconductor substrate SU, the storage electrode SP. The storage electrode SP is from the semiconductor substrate through an insulating layer IS1, e.g.
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einer Siliziumoxidschicht, isoliert. Sie läuft im Bereich der Speicherkapazität SK parallel zur Substratoberfläche und im verhältnismäßig geringem Abstand davon. Wird an die Speicherelektrode SP eine geeignete Spannung angelegt, dann bildet sich auf bereits erläuterte Weise im Halbleitersubstrat SU eine Inversionsschicht E, die zur Speicherung einer Information herangezogen wird.a silicon oxide layer, isolated. It runs in the area of the storage capacity SK parallel to the substrate surface and in relatively small distance from it. If a suitable voltage is applied to the storage electrode SP, then it is formed an inversion layer in the semiconductor substrate SU in the manner already explained E, which is used to store information.
Die Speicherelektrode SP ist weiter verlängert und geht in die Transferelektrode TE über. Der Abstand der Transferelektrode TE zur Substratoberfläche ist dabei größer als der Abstand der Speicherelektrode SP zur Substratoberfläche. Die Transferelektrode TE überlappt dabei etwas die Bitleitung BL. Mit Hilfe der Transferelektrode TE wird' erreicht, daß die Ladung von der Bitleitung BL zur Speicherkapazität SK übertragen werden kann oder umgekehrt. Der Abstand der Transferelektrode TE \'on der Bitleitung BL muß so gewählt sein, daß diese Ladungsübertragung möglich ist.The storage electrode SP is extended further and merges into the transfer electrode TE. The distance of the transfer electrode TE to the substrate surface is greater than the distance between the storage electrode SP and the substrate surface. The transfer electrode TE slightly overlaps the bit line BL. With the help of the transfer electrode TE is achieved that the charge from the bit line BL can be transferred to the storage capacity SK or vice versa. The distance between the transfer electrode TE \ 'on the bit line BL must be chosen so that this charge transfer is possible.
Oberhalb der Transferelektrode TE bzw. der Speicherelektrode SP ist schließlich noch die Wortleitung WL angeordnet. Diese ist durch eine Isolierschicht IS2 z.B. aus Siliziumoxid von der Transfer elektrode TE, der Speicherelektrode SP und der Bitleitung BL getrennt. Nur an der Stelle, an der eine Kontaktierung der Wortleitung mit der Zuleitung zur Speicherelektrode SP notwendig ist, ist die Wortleitung WL durch die Isolierschicht IS2 hindurchkontaktiert. Diese Kontaktstelle ist mit KT bezeichnet. Die Dicke der Isolierschicht IS2 zwischen der Wortleitung WL und der Speicherelektrode SP bzw. der Transferelektrode TE kann so gewählt werden, daß nur geringe kapazitive Kopplungen zwischen beiden Leitungen bestehen.Above the transfer electrode TE or the storage electrode SP Finally, the word line WL is also arranged. This is protected from the transfer by an insulating layer IS2, e.g. made of silicon oxide electrode TE, the storage electrode SP and the bit line BL separated. Only at the point where contact between the word line and the lead to the storage electrode SP is necessary, the word line WL is contacted through the insulating layer IS2. This contact point is marked with KT. The fat the insulating layer IS2 between the word line WL and the storage electrode SP or the transfer electrode TE can be selected in this way that there are only slight capacitive coupling between the two lines.
Wie sich aus den Figuren 6 und 7 ergibt, sind zwei Speicherzellen nebeneinander angeordnet. Dabei sind die Speicherelektroden SP der beiden Speicherzellen miteinander verbunden. Eine solche Ausführung hat den Vorteil, daß die Wortleitung WL nur einmal zu den Zuleitungen zur Speicherelektrode SP kontaktiert sein muß.As can be seen from FIGS. 6 and 7, two storage cells are arranged next to one another. The storage electrodes are SP of the two storage cells connected to one another. Such a design has the advantage that the word line WL only once to the Leads to the storage electrode SP must be contacted.
VPA 75 E 2059b ..."■-VPA 75 E 2059b ... "■ -
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Figur 8 und 9 zeigen die Ausführung der Speicherzelle für den Fall, daß die Bitleitung BL nur im Bereich der Speicherzelle in das Halbleitersubstrat SU hineindiffundiert ist. Nun sind die Speicherelektroden SP und die Transferelektroden TE ein Teil der Wortleitung WL. Die Bitleitung BLM, die nicht in das Halb*» leitersubstrat hineindiffundiert ist, liegt senkrecht zu der Wortleitung WL. Die Wortleitung WL, die Speicherelektrode SP und die Transferelektrode TE können aus Polysilizium hergestellt sein. Die Bitleitung BLM kann dagegen aus Metall bestehen.FIGS. 8 and 9 show the design of the memory cell in the event that the bit line BL is only in the area of the memory cell is diffused into the semiconductor substrate SU. Now the storage electrodes SP and the transfer electrodes TE are a part of the word line WL. The bit line BLM, which is not in the half * » Conductor substrate is diffused in, is perpendicular to the word line WL. The word line WL, the storage electrode SP and the transfer electrode TE can be made of polysilicon. The bit line BLM, on the other hand, can consist of metal.
Der Querschnitt durch die Speicherzelle der Figur 8 an der Stelle IX-IX ist in Figur 9 dargestellt. Es sind wiederum zwei Speicherzellen nebeneinander angeordnet und gemeinsam dargestellt. Im Bereich der Speicherzelle ist ein Teil der Bitleitung, der mit BL bezeichnet ist, in das Halbleitersubstrat SU hineindiffundiert. Benachbart zu der Bitleitung BL ist die Transferelektrode TE angeordnet. Sie ist durch eine Isolierschicht IS3 von der Halbleitersubstratoberfläche getrennt. Die Transferelektrode TE überlappt die Bitleitung BL.The cross section through the memory cell of FIG. 8 at point IX-IX is shown in FIG. There are again two storage cells arranged side by side and shown together. In the area of the memory cell is part of the Bit line, which is denoted by BL, diffused into the semiconductor substrate SU. Adjacent to the bit line BL the transfer electrode TE is arranged. It is separated from the semiconductor substrate surface by an insulating layer IS3. The transfer electrode TE overlaps the bit line BL.
Mit der Transferelektrode TE ist die Speicherelektrode SP verbunden. Zwischen der Speicherelektrode SP und der Substratoberfläche ist eine Isolierschicht IS4 angeordnet. Durch die Speicherelektrode SP, die Isolierschicht IS4 und die Inversionsschicht E wird die Speicherkapazität SK gebildet. Wie sich aus Figur 9 ergibt, ist die Dicke der Isolierschicht IS3 größer als die Dicke der Isolierschicht IS4.The storage electrode SP is connected to the transfer electrode TE. Between the storage electrode SP and the substrate surface an insulating layer IS4 is arranged. Through the storage electrode SP, the insulating layer IS4 and the inversion layer E the storage capacity SK is formed. As can be seen from Fig. 9, the thickness of the insulating layer is IS3 greater than the thickness of the insulating layer IS4.
Oberhalb der Wortleitung WL bzw. der Speicherelektrode SP und der Transferelektrode TE ist die Bitleitung BLM angeordnet, die von diesen durch eine Isolierschicht IS5 getrennt ist. Die Bitleitung BLM ist durch die Isolierschicht IS5 zu dem Teil der Bitleitung BL kontaktiert, der in dem Halbleitersubstrat diffundiert ist. Die Dicke der Isolierschicht IS5 kann so gewählt werden, daß kapazitive Kopplungen zwischen der Bitleitung BLM und der Wortleitung WL geringfügig sind.The bit line BLM is arranged above the word line WL or the storage electrode SP and the transfer electrode TE, which is separated from these by an insulating layer IS5. The bit line BLM is to the part through the insulating layer IS5 contacted the bit line BL diffused in the semiconductor substrate. The thickness of the insulating layer IS5 can be chosen that capacitive couplings between the bit line BLM and the word line WL are slight.
10 Patentansprüche
9 Figuren10 claims
9 figures
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Claims (10)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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