DE2505300C3 - Schaltungsanordnung zum störungsfreien Einstellen der Information bei einem programmierbaren Festwertspeicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum störungsfreien Einstellen der Information bei einem programmierbaren Festwertspeicher, der dem zwischen Zeilen- und Spaltenleitungen die aus einem Schaltelement und einem unterbrechbaren Widerstand bestehenden Speicherelemente angeordnet sind, bei dem eine Information der einen Art in ein Speicherelement dadurch eingespeichert wird, daß der Widerstand mit Hilfe eines bestimmten, gegenüber dem Lesevorgang großen Stromes unterbrochen wird.

Bei programmierbaren Festwertspeichern, z. B. in ECL-Technik, sind Speicherelemente zwischen Zeilenleitungen und Spaltenleitungen matrixförmig angeordnet. Die Speicherelemente bestehen aus einem Schaltelement und einem unterbrechbaren Widerstand (Speicherwiderstand). Das Schaltelement kann z. B. ein Transistor oder eine Diode sein. Der unterbrechbare Widerstand besteht z.B. aus NiCr. (Mo, Gilbert: Reliability of NiCr »Fusable Links« used in PROM'S, Journal of Electronical Society, 120 (1973), S.IOOl bis 1003.) Soll der programmierbare Festwertspeicher eingestellt werden, dann müssen die Widerstände entsprechend der einzuspeichernden Information unterbrochen werden oder nicht unterbrochen werden. Zum Beispiel entspricht einem unterbrochenen Widerstand eine binäre »1«, einem nicht unterbrochenen Widerstand eine binäre »0«. Die Unterbrechung der Widerstände erfolgt dadurch, daß durch sie ein entsprechend großer Strom geschickt wird. Dies wird dadurch ermöglicht, daß an die Speicherelemente eine entsprechend große Spannung angelegt wird und die Schaltelemente durchgeschaltet werden.

Bestehen z. B. die Schaltelemente aus Transistoren und liegt der Speicherwiderstand im Emitterzweig dieses Transistors, dann wird dieser Strom dadurch erreicht, daß an die Basis des Transistors (Speichertransistor) eine solche Spannung angelegt wird, daß über die Kollektor-Emitterstrecke ein zum Unterbrechen des Speicherwiderstandes erforderlicher Strom fließen kann.

Dabei aber erhöht sich der Widerstandswert des Speicherwiderstandes immer mehr und der Spannungsabfall über ihm wird immer größer. Die Folge ist, daß die Spannung auf der mit dem Speicherwiderstand verbundenen Spaltenleitung betragsmäßig immer größer wird. Dann aber besteht die Gefahr, daß nicht ausgewählte Zeilenleitungen und Spaltenleitungen über die nichtangesteuerten Speicherelemente beeinflußt werden. Das heißt, die nicht angesteuerten Speicherelemente werden ebenfalls allmählich leitend gesteuert und ein Teil des zum Unterbrechen des Speicherwiderstandes notwendigen Stromes fließt statt dessen über diese Speicherelemente.

Die der Erfindung zugrundeliegende Aufgabe besteh' darin, eine Schaltungsanordnung anzugeben, bei der die Einstellung der Information im Festwertspeicher ohne Beeinflussung nicht ausgewählter Spaltenleitungen und Zeilenlei'ungen erfolgt. Diese Aufgabe wird bei einer Schaltungsanordnung der oben angegebenen Art dadurch gelöst, daß ein Übernahmetransistor pro Spaltenleiiung vorgesehen ist, der mit seinem Emitter an die zugeordnete Spaltenleitung angeschlossen ist, dessen Kollektor an einer Betriebsspannung liegt und dessen Basis mit einer Referenzspannung verbunden ist, daß der Wert der Referenzspannung so gewählt ist, daß der Übernahmetransistor erst leitend gesteuert wird, wenn die Spannung auf der Spaltenleitung beim Unterbrechen des Widerstandes eines Speicherelernents einen festgelegten Wert unterschreitet.

Die Referenzspannung wird zweckmäßig so gewählt, daß sie positiver oder gleich ist der Spannung auf den nicht ausgewählten Zeilenleitungen.

Sind an die Spaltenleitungen auch die Leseverstärker über Lesetransistoren angeschlossen, dann ist es zweckmäßig, die Referenzspannung des Übernahmetransistors positiver zu wählen als die an der Basis des Lesetransistors anliegende Steuerspannung. Damit wird erreicht, daß die beim Unterbrechen eines Speicherwiderstandes sich ändernde Spannung auf der Spaltenleitung die Lesetransistoren nicht leitend steuert.

Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter erläutert. Es zeigt

F i g. I ein Blockschaltbild des programmierbaren ECL-Fest wertsDeichers,

F i g. 2 eine Speichermatrix,

Fig. 3 einen Zeilenschalter zusammen mit einer Schaltungsanordnung, mit deren hilfe beim Einstellen der Information an eine ausgewählte Zeilenleitung eine entsprechende Spannung angelegt wird, S

F i g. 4 einen Leseverstärker,

Fig. 5 eine Schaltungsanordnung zum Vorbereiten des Leseverstärkers.

Fig. 6 eine Schaltungsanordnung zum Umschalten der Steuerspannung für die Lesetransistoren,

Fig. 7 eine schaltbare Schaltungsanordnung zur Erzeugung des zur Unterbrechung der Speicherwiderstände erforderlichen Stromes,

F i g. 8 eine umschaltbare Betriebsspannung,

F i g. 9 eine schaltbare Auswahlspannung,

Fig. 10 eine .Schaltungsanordnung zur Erzeugung einer Referenzspannung,

Fig. 11 eine Schaltungsanordnung zur Erzeugung einer weiteren Referenzspannung.

In Fig. 1 ist eine Speichermatrix in ECL.-Technik mit SMA bezeichnet. Die Speichermatrix besteht aus zwischen Zeilenleitungen und Spaltenleitungen angeordneten Speicherelementen SE Die Zeilenleitungen sind mit ZL bezeichnet, die Spaltenleitungen mit SL An den Kreuzungspunkten zwischen den Zeilenleitungen ZL und den Spaltenleitungen SL sind jeweils die Speicherelemente SE angeordnet. Diese bestehen im AusführungsbeispiLi aus einem Speichertransistor 57 und einem in den Emitterzweig eingeschalteten Speicherwiderstand RS. Der Speicherwiderstand RS ist ein NiCr-Widerstand.

Zur Auswahl der Zeilenleitungen bzw. Spaltenleiiungen werden dem Festwertspeicher Adressensignale AO bis A7 zugeführt. Die Adressensignale für die Zeilenleitungen werden in einem Adressenverstärker ADVX verstärkt. Die verstärkten Adressensignale werden dann den Zeilenschaltern ZS zugeführt. In diesen werden die Adressensignale auch decodiert. Entsprechend werden die Adressensignale für die Spaltenleitungen in einem Adressenverstärker ADVl verstärkt und dann einer Decodierschaltung DS zugeleitet. Mit der Decodierschaltung DS sind vier Spaltenschaltgruppen SS verbunden. Die Speichermatrix ist nämlich so aufgebaut, daß jeweils eine bestimmte Anzahl von Spaltenleitungen zu einer Bank zusammengefaßt sind. An die Spaltenleitungen sind auch die Leseverstärker LVangeschlossen, wobei jeder Bank von Spaltenleitungen ein Leseverstärker zugeordnet ist. Am Ausgang der Leseverstärker LV erscheinen dann die verstärkten Lesesignale. Dem Speicherbaustein wird noch ein Signal CEzugeleitet, durch das der Baustein gewählt wird. Das Signal CE wird über eine Vorbereitungsschaltung KS den Leseverstärkern zugeführt. Schließlich ist noch eine Schaltungsanordnung FS vorgesehen, durch die bei der Programmierung der Speichermatrix eine entsprechende Spannung auf die ausgewählte Zeilenleitung gelegt wird. Diese Schaltungsanordnung wird durch die umschaltbare Betriebsspannungsquelle VCPeingeschaltet.

Eine genauere Ausführung der Speichermatrix mit den unmittelbar mit den Zeilen- und Spaltenleitungen verbundenen Schaltkreisen ist in Fig.2 gezeigt. Die Speichermatrix des programmierten ECL-Speicherbausteins besteht im Ausführungsbeispiel aus zwei Zeilenleitungen ZLX und ZL1 und zwei Bänken mit jeweils zwei Spaltenleitungen 5Z.11 und 5Z.12 bzw. 5L21 und SL22. Die Speicherelemente, die aus einem Speichertransistor 57" und einem Speicherwiderstand RS aufgebaut sind, sind jeweils zwischen Zeilenleitungen ZL und Spaltenleitungen SL angeordnet. Die Basis des Speichertransistors ST ist mit einer Zeilenleitung ZL verbunden. Der unterbrechbare Speicherwiderstand RS liegt zwischen dem Emitter des Speichertransistors ST und einer Spaltenleilung SL Der Kollektor des Transistors ST ist mit einer umschaltbaren Betriebsspannungsquelle KCfverbunden.

Die Zeilenleitungen ZL sind mit einen Zeilenschalter ZS und der Schaltungsanordnung FS verbunden, d. h. an die Zeilenleitung ZLX ist der Zellenschalter ZSX und eine Schaltungsanordnung FSX, an die Zeilenlei'.ung ZL2 der Zeilenschalter ZS2 und eine Schaltungsanordnung FS2 angeschlossen.

Die Spaltenleitungen SL sind über Spaltenschaltertransistoren TR5, TR6 bzw. TR7, TR8 mit einer Kenstantstromquelle 53 bzw. 54 verbunden. Die Spaltenschaltertransistoren TR5, TR6 bzw. TR7, TRS sind weiterhin an die Decoderschaltungen DSX und DS2 angeschlossen. Je zwei Spaltenleitungen sind zu einer Bank B zusammengefaßt. Zum Beispiel sind die Spaltenleitungen SLX X und SL\2 zu der Bank Sl und die Spaltenleitungen SL2X und 5Z.22 zu der Bank Bl zusammengefaßt. Die Emitter der Spaltenschaltertransistoren jeder Bank sind miteinander verbunden und führen für die Bank BX zu dem Kollektor eines Transistors TR9 bzw. für die Bank B2 zu dem Kollektor eines Transistors 77?10, deren Emitter mit dem Bausteinauswahleingang CE verbunden sind. Die Basisanschlüsse der Transistoren TR9 und TRXO werden mit Hilfe eines Widerstandes und eines Transistors ZD angesteuert, der so geschaltet ist, daß er bei Erreichen einer bestimmten Sperrspannung öffnet.

An die Spaltenleitungen SL sind auch Leseverstärker LVX und LV2 angeschlossen, und zwar wird an einer Bank von Spaltenleitungen jeweils ein Leseverstärker angeschlossen. Die Ankopplung eines Leseverstärkers LV an eine Spaltenleitung SL erfolgt über einen Lesetransistor LT. Zum Beispiel ist der Leseverstärker LVX über den Lesetransistor LTi mit der Spaitenleitung SL XX und über den Lesetransistor LT2 mit der Spaltenleitung SL 12 verbunden. Entsprechend ist der Leseverstärker LV2 über den Lesetransistor LTi mit der Spaltenleitung SL2X und über den Lesetransistor L74 mit der Spaltenleitung SL22 verbunden. Im Kollektorzweig der einer Bank von Spaltenleitungen zugeordneten Lesetransistoren LT ist jeweils ein Lastwiderstand RL eingefügt. Die Basisanschlüsse der Lesetransistoren LTIiegen an einer Referenzspannung VB4. Den Leseverstärkern LVwird das Auswahlsignal P über eine Vorbereitungsschaltung KS (F i g. 5) zugeführt. Außerdem ist der Leseverstärker LVX bzw. LV2 mit dem Punkt DAX bzw. DAl des Basiszweiges der Transistoren TR9 bzw. TRXO verbunden. Dies ist deswegen erforderlich, um beim Einstellen der Information den Transistor TR9 bzw. TRXO über den Ausgang DX bzw. Dl des Leseverstärkers LVX bzw. LVl ansteuern zu können.

Die Konstantstromquellen 5 sind alle gleichartig und in bekannter Weise aufgebaut. Sie werden von einer Spannung VBl gesteuert. VSS ist eine weitere Betriebsspannung.

Für jede Spaltenleitung SL ist ein Übernahmetransistor UTvorgesehen. Der Übernahmetransistor (/Tliegt mit jeinem Emitter an einer Spaltenleitung SL sein Kollektor ist an eine Betriebsspannung, z. B. 0 Volt, angeschlossen. Die Basis des Übernahmetransistors UT ist mit einer Referenzsrjannune VB5 verbunden. Der

Zweck dieser Übernahmetransistoren besteht darin, beim Einstellen der Information der Speichermatrix zu verhindern, daß die Spannung auf den Spaltenleitungen zu negativ wird.

Es wird nun erläutert, wie eine Information in ein Speicherelement eingeschrieben wird. Dies soll z. B. das Speicherelement SFsein. Zunächst wird die umschaltbare Betriebsspannungsquelle VCP auf einen hohen Wert, z. B. +6 Volt, geschaltet. Dann wird mit Hilfe des Zeilenschalters ZSI die Zeilenleitung ZLl ausgewählt. Ein möglicher Aufbau des Zeilenschalters ZS\ ergibt sich aus Fig. 3. Bei einer ausgewählten Zeilenleitung beträgt z. B. die Spannung auf der Zeilenleitung etwa + 3,5 Volt. Diese Spannung wird von der Schaltungsanordnung FS an die Zeilenleitung ZLl gelegt. Weiterhin wird die Spaltenleitung SL12 angesteuert. Dies geschieht über den Spaltenschaltertransistor 77?6, der von der Decoderschaltung DS2 in den leitenden Zustand gebracht wird. Zusätzlich muß aber noch der Transistor TR9 in den leitenden Zustand gebracht werden. Dazu wird an den Eingang DX des Leseverstärkers LVl ein Signal angelegt, das zu dem Punkt DAX im Basiszweig des Transistors TRS gelangt. Dies Signal ist notwendig, um eine Bank von Spaltenleitungen auszuwählen. Da sowohl die Zeilenleitung ZLI als auch die Spaltenleitung SLX2 ausgewählt ist, kann der Speichertransistor STdes Speicherelementes SF in den leitenden Zustand übergehen. Dann fließt ein bestimmter, von der Betriebsspannungsquelle VCP vorbereiteter und von einer externen Stromquelle am Bausteinauswahleingang CE eingestellter Strom über den Speicherwiderstand RS. Dabei wird der Widerstandswert des Speicherwiderstandes RS erhöht. Gleichzeitig wird der Spannungsabfall über den Widerstand RS größer und mit größer werdendem Widerstand des Speicherwider-Standes RS sinkt die Spannung auf der Spahenleitung .SL12 ständig ab.

Auf den nicht ausgewählten Zeilenleitungen ZL2 liegt z.B. eine Spannung von —1.6 Volt. Wird z.B. die Spannung auf der Spahenleitung SLX2 negativer als diejenige auf der nicht ausgewählten Zeilenleitung, dann besteht die Gefahr, daß die Speichertransistoren dieser Speicherelemente in den leitfähigen Zustand übergehen, d. h. die nicht ausgewählten Zeilenleitungen ZL werden beim Unterbrecher, eines Speicherwiderstandes in ihren Potentialverhältnissen beeinflußt.

Um dies zu verhindern, wird der Übernahmetransistor UT vorgesehen. An der Basis des Übernahmetransistors UT liegt eine Referenzspannung VBS, die positiver oder gleich ist der Spannung auf den nicht ausgewählten Zeilenleitungen. Sinkt somit die Spannung auf der Spaltenieitung SLX2 beim Unterbrechen des Speicherwiderstandes RS ab, dann wird der Übernahmetransistor UTi bei einer bestimmten, durch die Referenzspannung VB5 festgelegten Spannung leitend und übernimmt einen Teil des auf der Spaltenleitung SH2 fließenden Stromes. Es wird also verhindert, daß die Spannung auf der Spaltenleitung 5Ll 2 weiter absinken kann. Damit wird aber auch verhindert, daß die zwischen den nicht ausgewählten Zeilenleitungen ZL und der Spahenleitung 5L12 liegenden Speicherelemente beeinflußt werden.

Wird zudem noch die Referenzspannung VBS positiver als die Spannung VBA an der Basis der Lesetransistoren LT, dann wird auch verhindert, daß die Lesetransistoren LT beim Unterbrechen eines Speicherwiderstandes den Strom auf der Spaltenleitung 5Ll2 teilweise übernehmen können. Dazu wird die Steuerspannung VÖ4 negativer geschaltet, wenn eine Information in die Speichermatrix eingeschrieben werden soll. Beim Lesevorgang wird die Steuerspannung VBA wiederum geändert, da dann ganz andere Potentialverhältnisse auf den Spaltenleitungen vorliegen. Das Umschalten der Steuerspannung VBA erfolgt mit Hilfe der umschaltbaren Betriebsspannungsquellen VCP. Eine entsprechende Schaltung ist in F i g. 6 gezeigt.

F i g. 3 zeigt einen Zeilenschalter und die Schaltungsanordnung FS, mit deren Hilfe die zur Programmierung des Speicherbausteins notwendige Spannung auf den Zeilenleitungen erzeugt wird. Der Zeilenschalter besteht aus einem Differenzverstärker 1 einem an den Differenzverstärker angeschlossenen Emitterfolger ΊΈΧ. Der Differenzverstärker ist aus paraiiei geschalteten Transistoren 77? 1, 77?2, 77?3, die von Adressensignalen gesteuert werden, aus einem Referenztransistor RT, einer Stromquelle 51 und einem Kollektorwiderstand RCX aufgebaut. An der Basis des Referenztransistors liegt die Referenzspannung VB X. Die Schaltungsanordnung FS besteht aus einem Schalttransistor 77?4, einem Kollektorwiderstand RC2 und drei in Kette geschalteten Emitterfolgerstufen TEl, TE3 und TEA. An den Kollektoren der Emitterfolgertransistoren liegt die umschaltbare Betriebsspannungsquelle VCP. Diese ist außerdem über einen Widerstand RX mit der Basis des Schalttransistors TRA und über den Widerstand RC2 mit dem Kollektor des Schalttransistors TRA verbunden.

Soll in der Speichermatrix Information eingestellt werden, dann wird die umschaltbare Betriebsspannungsquelle VCP auf eine positve Spannung, z.B. +6 Volt geschaltet. Die zugeordnete Zeilenleitung ZL ist dann ausgewählt, wenn die Steuertransistoren 77?!, 7"R2, TR3 des zugeordneten Zeilenschalters alle gesperrt sind. Dann ist der Referenztransistor Rl leitend gesteuert und es kann ein Strom von der umschaltbaren Betriebsspannungsquelle VCP über den Widerstand RX und den Referenztransistor /?Tfließen. Der Schalttransistor TRA wird dann gesperrt, dagegen sind die Emitterfolgertransistoren TE2, TE3, TEA im leitenden Zustand. Zur Zeilenleitung ZL gelangt dann eine Spannung von ungefähr +3,5 Volt. 1st dagegen die Zeilenleitung ZL nicht ausgewählt, dann ist zumindest einer der Steuertransistoren 77?!, TR2, TRi im leitenden Zustand und damit der Referenztransistor Rl gesperrt. Dann ist der Schalttransistor TRA leitend, während die Transistoren der Emitterfolge^rstufen 7"£2. 7Έ3, TEA im gesperrten Zustand sind. Die Spannung auf der Zeilenleitung ZL wird dann von der Emitterfolgerstufe TEX bestimmt. Sie beträgt dann etwa - 1,6 Volt.

Soll aus der Speichermatrix gelesen werden, dann wird die umschaltbare Betriebsspannungsquelle V⁷C/ auf 0 Volt gelegt. Damit hat die Schaltungsanordnung FS keinen Einfluß mehr auf die Zeilenleitung ZL Vielmehr wirkt nur noch der Zeilenschalter auf die Zeilenleitung ZL ein. Die Auswahl der Zeilenleitung ZL erfolgt auf dieselbe Weise wie sie oben beirr Programmieren der Speichermatrix beschrieben wor den ist Beim Lesevorgang fließt in der Spaltenleitunf ein Lesestrom der klein ist gegenüber dem Program mierstrom in einer Spaltenleitung.

Fig.4 zeigt, wie ein Leseverstärker LV aufgebau sein kann. Es ist dargestellt, daß vom Ausgang D hei eine Bank von Spaltenleitungen über den Punkt D/ ausgewählt werden kann. Außerdem ergibt sich, daß ai dem Punkt C die Kollektoren der Lesetransistoren L', angeschlossen sind. Die Leitung am Punkt P führt zu de

Schaltungsanordnung zur Vorbereitung des Leseverstärkers KS. Diese ist in Fig. 5 gezeigt. Hier wird das Auswahlsignal CE zugeführt. Sie formt das Auswahlsigna! um und führt es dann dem Leseverstärker L V am Punkt P zu. Da der Aufbau des Leseverstärkers und der Vorbereitungsschaltung KS für die Erfindung nicht wesentlich ist, wird auf diese nicht ausführlich eingegangen. Der Leseverstärker besteht aus einem Emitterfolger 7Έ6, einem Differenzverstärker DVl und einem weiteren Emitterfolger TEl. Die Vorbereitungs- ι ο schaltung ist aus einem Differenzverstärker DVi und einem Emitterfolger 7Έ8 aufgebaut. VB ist eine Referenzspannung.

F i g. 6 zeigt wie die Referenzspannung VB4 für die Lesetransistoren LTerzeugt werden kann. Diese hat ja beim Einsteilen der information einen anderen Wert ais beim Lesen dieser Informationen. Zum Umschalten wird die umschaltbare Betriebsspannungsquelle VCP verwendet. Diese wird über einen wie eine Zenerdiode wirkenden Transistor ZDi und eine Diode D2 einem Transistor 78 zugeführt. Der Kollektor des Transistors 78 ist mit einem Differenzverstärker DV verbunden. Der eine Ausgang des Differenzverstärkers DV führt schließlich zu einem Emitterfolger TE5. Am Emitier des Emitterfolgertransistors wird die Steuerspannung VBA abgenommen. Ist der Wert der umschaltbaren Betriebsspannungsquelle VCP = 0 Volt, dann hat die Steuerspannung VBi den betragsmäßig kleineren Wert. Hat die umschaltbare Betriebsspannungsquelle VCP dagegen den Wert 6 Volt, dann hat die Steuerspannung Vß4 den betragsmäßig größeren Wert.

Die Decoderschaltungen DS können prinzipiell entsprechend d^pm Zeilenschalter (Fig.3) aufgebaut sein, wobei allerdings die Ausgangspotentiale der Decoderschaltungen sich von den Ausgangspotentialen des Zeilenschalters unterscheiden.

F i g. 7 zeigt die schaltbare Schaltungsanordnung zur Erzeugung des vorgegebenen Stromes zur Unterbrechung der Speicherwiderstände. Diese Schaltungsanordnung ist nicht auf dem Speicherbaustein angeordnet. Der Strom wird also dem Speicherbaustein von außen zugeführt, und zwar am Eingang für das Bausteinauswahlsignal CE Die Schaltungsanordnung enthält einen Generator GRX, der zwei Spannungen UX und Ul des im Generator CRX dargestellten Verlaufs erzeugt. Der Ausgang des Generators GRX ist mit der Basis eines Schalttransistors 75 verbunden. Der Schalttransistor 75 ist über einen Widerstand RE5 an die Spannung Ul angeschlossen. Am Kollektor liegt eine Diode /35, die außerdem mit einer Abfangsspannung VCL verbunden ist. Der Kollektor des Schalttransistors ist an den Eingang für das Bausteinauswahlsigna! CE angeschlossen. Die Diode D5 verhindert, daß die Kollektorspannung zu stark absinkt.

Aus F i g. 8 ergibt sich, wie die umschaltbare Betriebsspannung VCPaus Betriebsspannungen L3und U4 erzeugt werden kann. Sie besteht aus einem Transistor 76, einem als Diode geschalteten Transistor D6 und einem an die Basis des Transistors 76 angeschlossenen Generator CRl. Der Generator GRl legt an die Basis des Transistors 76 zwei Spannungen der im Generator dargestellten Art an, durch die der Transistor 76 ein- und ausgeschaltet wird. An dem Emitter des Transistors 76, der mit der Diode Dh zusammengeschaltet ist, wird die umschaltbare Betriebsspannung VCP abgenommen. Auch die Schaltungsanordnung gemäß Fig.8 ist ebenfalls nicht auf dem Speicherbaustein angeordnet.

In F i g. 9 ist die Schaltung gezeigt, die am Ausgang D des Leseverstärkers LV angeschlossen ist. Mit ihrer Hilfe wird die Spaltenleitungsbank ausgewählt. Sie besteht aus einem Generator GR3, aus zwei komplementären Transistoren ΓΙΟ, 711, deren Basisanschlüsse und deren Emitter zusammengeschlossen sind, und aus einem Widerstand RtO. An dem Kollektor des Transistors 710 liegt die Spannung L5, am Kollektor des Transistors 711 die Spannung U6 an. Der Generator GR3 schaltet einmal den Transistor 710, das andere mal den Transistor 711 ein. Die in Fig.9 dargestellte Schaltung ist nicht auf dem Speicherbaustein angeordnet.

Aus Fig. 10 ergibt sich eine Schaltungsanordnung, durch die die Referenzspannung VBl erzeugt werden kann. Sie besteht aus Transistoren 712, 713 und Widerständen RXl, Ä13, Λ14, RXS.

Fig. 11 zeigt eine Schaltung, mit der die übrigen Referenzspannungen VB, VBl, VB3, VB5 gewonnen werden können. Sie ist aus Transistoren 714, 715, 716 und Widerständen RX6, Al 7, Λ18 aufgebaut. Die von der Schaltung abgegebenen Referenzspannungen können selbstverständlich abhängig von der Dimensionierung der verwendeten Bauelemente verschieden groß sein.

Die Erfindung ist an einer ECL-Speichermatrix beschrieben worden. Sie kann aber auch bei anderen programmierbaren Festwertspeichern verwendet werden.

Die erfindungsgemäße Schaltungsanordnung hat den Vorteil, daß durch Einführung eines einzigen Transistors pro Spaltenleitung verhindert wird, daß nicht ausgewählte Zeilenleitungen und Spaltenleitungen sowie die Lesetransistoren beim Programmieren eines Speicherelements beeinflußt werden. Ein weiterer Vorteil ist, daß die Verlustleistung im Speicherbaustein nach dem Unterbrechen des Widerstandes fällt, da der Strom von der umschaltbaren Betriebsspannungsquelle VCP auf die an den Kollektoren der Lesetransistoren liegende Betriebsspannung übergeht.

Hierzu 6 Blatt Zeichnungen

Claims (3)

Patentansprüche:

1. Schaltungsanordnung zum störungsfreien Einsteilen der Information bei einem programmierbaren Festwertspeicher, bei dem zwischen Zeilen- und Spaltenleitungen die aus einem Schaltelement und einem unterbrechbaren Widerstand bestehenden Speicherelemente angeordnet sind, bei dem eine Information der einen Art in ein Speicherelement dadurch eingespeichert wird, daß der Widerstand mit Hilfe eines bestimmten, gegenüber dem Lesevorgang großen Stromes unterbrochen wird, dadurch gekennzeichnet, daß ein Übernahmetransistor (UT) pro Spaltenleitung (SL) vorgesehen ist, der mit seinem Emitter an die zugeordnete Spaltenleitung angeschlossen ist, dessen Kollektor an einer Betriebsspannung (0 Volt) liegt und dessen Basis mit einer Referenzspannung (VBH) verbunden ist, daß der Wert der Referenzspannung (VB 5) so gewählt ist, daß der Übernahmetransistor (UT) erst leitend gesteuert wird, wenn die Spannung auf der Spaltenleitung (SL) beim Unterbrechen des Widerstandes (RS) eines Speicherelementes einen festgelegten Wert unterschreitet.

2. Schaltungsanordnung nach Anspruch 1, bei der das Speicherelement aus einem Transistor und einem im Emitterzweig liegenden Widerstand besteht, bei der die Basis des Transistors an eine Zeilenleitung, der Widerstand an eine Spaltenleitung und der Kollektor an eine umschaltbare Betriebsspannungsquelle angeschlossen ist, dadurch gekennzeichnet, daß die Referenzspannung (VB5) des Übernahmetransistors (UT) positiver oder gleich der Spannung auf den nicht ausgewählten Zeilenleitungen ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, bei der die gespeicherten Informationen über einen Lesetransistor von einer Spaltenleitung zu einem Leseverstärker übertragen werden, wobei der Lesetransistor mit seiner Kollektor-Emuter-Strecke zwischen der Spaltenleitung und dem Eingang des Leseverstärkers angeordnet ist, dadurch gekennzeichnet, daß die Referenzspannung (VBS) des Übernahmetransistors (UT) positiver ist als die an der Basis des Lesetransistors (LT) beim Programmieren von Information anliegende Steuerspannung (VB 4).