DE2455484C2 - Monolithisch integrierte Halbleiter-Speicherschaltung und Verfahren zu ihrer Herstellung - Google Patents

Monolithisch integrierte Halbleiter-Speicherschaltung und Verfahren zu ihrer Herstellung

Info

Publication number
DE2455484C2
DE2455484C2 DE2455484A DE2455484A DE2455484C2 DE 2455484 C2 DE2455484 C2 DE 2455484C2 DE 2455484 A DE2455484 A DE 2455484A DE 2455484 A DE2455484 A DE 2455484A DE 2455484 C2 DE2455484 C2 DE 2455484C2
Authority
DE
Germany
Prior art keywords
memory
famos
circuit
potential
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2455484A
Other languages
English (en)
Other versions
DE2455484A1 (de
Inventor
Aage A. Wappingers Falls N.Y. Hansen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2455484A1 publication Critical patent/DE2455484A1/de
Application granted granted Critical
Publication of DE2455484C2 publication Critical patent/DE2455484C2/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7886—Hot carrier produced by avalanche breakdown of a PN junction, e.g. FAMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

— Ausbilden von sowohl als Subkollektoren als auch als Bitleitupgen ve-gesehenen N + -HaIbleiterzorien (12) auf einem Substrat (10),
— Niederschlagen einer dar, die Subkollektoren Ji tragenden Substrat (10) überdeckenden Epitaxieschicht (14) unter Ausdiffundieren der N ♦ -Halbleiterzonen (12),
— Einbringen sowohl von die für FAMOS-Schaltungselemente (Q 2) vorgesehenen Halbleitergebiete begrenzenden P-Ieitenden Isolationszonen (16) als auch der P-Ieitenden Drain- und Sourcezonen (20,22),
— Einbringen der N * leitenden Emitterzone (24)
— Aufbringen von aufeinanderfolgend miteinander fluchtenden ersten elektrisch isolierenden Schicht als Gateisolation, die geringfügig die Source- und Drainzonen (22, 20) überlappt, potentialunabhängig zu haltendem Gate (26). und zweiten elektrisch isolierenden Schicht (30) so und abschließend Auftragen eines Löschgates (32).
— Abdecken der so erhaltenen Schichtstruktur durch eine Isolierlage (40).
— Anordnen von leitenden Anschlußverbindungen (34, 36, 38) in entsprechend in die Isolierlage (40) eingebrachte Löcher unter Kontaktierung von Emitterzone (24). Steuergate (32) und Sourcezone (22),
— Verbinden der Speicherelemente einer Speicherzeile über auf der Isolierlage (40) parallel verlaufend angeordnete, jeweils an gleichartigen Anschlußverbindungen (34,36,38) liegende Leitiingszüge.
4. Verfahren zum Betrieb einer monolithisch integrierten Halbleiterschaltung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß zum Programrnieren eines Speicherelements, das auf Bit- und Wortleitung Null Volt betragende Ruhepotential auf der Bitleitung (12) auf +10VoIt und auf der Wortleitung (38) auf —15 Volt angehoben wird und zum Lesen bei auf —3 Volt gelegtem Emitter (24) des bipolaren Schaltungselements (Q 1) das Potential der Wortleitung (38) von —3 Volt auf Null Volt abgesenkt wird.
Die Erfindung betrifft eine monolithisch integrierte Halbleiter-Speicherschaltung (elektrisch löschbarer und wieder einschreibbarer Festspeicher) wie es dem Oberbegriff des Patentanspruchs 1 zu entnehmen ist Sie betrifft auch ein Verfahren zu ihrer Herstellung.
Speicherelement für die Computertechnik werden üblicherweise in bipolarer Transistor- und FET-Technik erstellt FET-Speicherelemente, speziell in MAS-Technik, beschrieben z. B. in »Funkschau«, 1972, Band 44, Hefi Nr. 10, Seite 342 und »IEEE Journal of Solid State Circuits«, Band SC-7, Nr. 5. Okiober 1972. Seiten 375—381 weisen dabei den Nachteil auf, daß neben relativ großei.i Platzbedarf auf dem Speicherchip bei höheren Speicherdichten generell Probleme bezüglich Obersprechens und. Kopplung zu verzeichnen sind, wenn nicht besondere Maßnahmen hiergegen getroffen werden.
Des weiteren werden in FAMOS-Technik, wobei FAMOS für »Floating Gate Avalanche Breakdown MOS« steht erstellte Speicherelemente in zunehmendem Maße verwendet. Ein Feldeffekt-Transistor dieser Bauart besitzt zwischen Steuer-Gate-Elektrode und MOS-Substratkanal ein zweites, potential-unabhängiges Gate, das sowohl vom Substrat als auch von der Steuer-Gate-Elektrode isoliert angebracht ist Speicherelemente dieser Art bestehen jeweils aus einer Vielzahl von Schaltungselementen, wie es z. B. aus »IBM Technical Disclosure Bulletin« Bann 15. Nr. 9, Februar 1>73. Seiten 2922-2924 hervorgeht. Das hier gezeigte Schreib-Lese-Speicherelement beansprucht durch die hierfür erforderlichen Schaltungselemente auf dem Halbleiterchip einen relativ großen Oberflächenanteil, wobei zusätzlich noch darauf geachtet werden muß. daß ausreichende Entkopplung zu benachbarten Speicherelementen gewährleistet ist und Übersprechen verhindert wird. Letztere Bedingungen lassen sich bekanntermaßen nur durch zusätzliche platzbeanspruchende Maßnahmen auf der Chipoberfläche erfüllen. Speicher elemente dieser An lassen sich u. a. nach ihrer Betriebsweise unterscheiden, nämlich ob ein Schreib Lese-Speicher oder ein Kestspeicher vorliegt, in dem die Information leicht abgeändert werden kann. Ein derartiges Speicherelement ist in der Zeitschrift »Elektronik-Industrie*. Band 4. 1973 auf den Sei ten 57—60 als potennal-unabhangige Schaitungsanord nung bestehend aus einem FAMOS-Transistor und r-iem MOS-FFT. beschrieben. Weitere Speicheret η nte dieser Art finden sie* noch in der Zeitschrift »IEEE Journal of .Solid Stale Circuit«. Band NGb, Nr. 5, Oktober 1971 auf den Seiten 301-306 und in der Zeitschrift »electronic components« vom 27. Oktober 1972 auf den Seiten 994—1005, wo als wesentlicher Nachteil für Speicherelemente dieser Art auf Seite 1001 ausgeführt ist. daß sich die Speicherladung langsam abbaut und udem noch nach wiederholtem Lesen die Gefahr besteht, daß falsche Werte ausgelesen werden.
Alle oben beschriebenen Speicherelemente weisen zudem noch dep. Nachteil auf, daß sie nicht elektrisch löschbar sind, sondern vielmehr durch geeignete elektromagnetische Strahlung beeinflußt werden müssen, um eine Löschung herbeizuführen. Nicht gekapselte Speicherelemente lassen sich bereits durch Einwirken einer UV-Strahlung löschen, wohingegen gekapselte Speicherelemente hierzu einer Röntgenstrahlung ausgesetzt werden müssen. Schließlich ist noch der Nachteil zu verzeichnen, c'iiß die in den o.g. Druckschriften beschriebenen Speicherelemente samt und sonders jeweils aus zwei FAMOS-Schaltungselementen bzw. FET-Schaltungselementen bestehen, so daß entsprechender Platzbedarf auf der Chipoberfläche vorliegt und die Gefahr gegenseitiger Kopplung und Übersprechens entsprechend berücksichtigt werden muß.
Der im »IBM Technical Disclosure Bulletin«, Band 15, Nr. 7, Dezember 1972 auf den Seiten 2282 und 2283 beschriebene Speicher besteht ebenfalls aus einer Festspeicherschaltung, bestehend aus FAMOS-Speicherelementen mit großem Platzbedarf auf der Chipoberfläche. Fernerhin besteht hierbei der große Nachteil, daß mit zusätzlichem Aufwand vor jeder Leseoperation erst eine Entladung der Speicherelemente vorgenommen werden muß, so daß hierdurch der Lesezyklus nicht unbeachtlich verlängert wird. Zur Verwendung als löschbarer und wieder-einschreibbarer Festspeicher muß allerdings das potential-abhängige Gate des jeweiligen FAMOS-Schaltungselements einer entsprechenden UV-Strahlung ausgesetzt werden.
Zu den zuletzt genannten Speicherelementen gibt es allerdings eine Alternative, nämlich den elektrisch oder elektronisch löschbaren und wieder einschreibbaren Festspeicher, dessen Information zwar über einen mehr oder weniger langen Zeitraum zerstörungsfrei ausgelesen werden kann, sich hin und wieder aber auch mit relativ einfachen Mitteln betriebszuverlässig ohne Gefahr einer Zerstörung des betreffenden Speicherelements abändern läCt. Hierzu ist allerdings der Schreibzyklus länger, als es bei einem Schreib-Lese-Speicher der FJI ist. Ein relativ langer Schreibzyklus läßt sich noch in Kauf nehmen, wenn berücksichtigt wird, daß hiermit immerhin schneller vorgegangen werden kann, als beim Ersatz eines Festspeichers durch einen anderen.
Ein grundsätzlicher Aufbau eines FAMOS-Speicherelements für Linen elektrisch löschbarvn und wieder einschreibbaren Festspeicher ist im »IEEE journal of Solid-State Circuits«, Band SC-7. Nr. 5, Oktober 1972 auf den Seiten 369 — 375 beschrieben. Auch hier wiederum ist ein großer Pia,/bedarf auf der Speicherchipoberfläche erforderlich, wobei zudem noch der erhebliche Nachteil besteht, daß die Betriebszuverlässigkeit dadurch beeinträchtigt wird, daß die für die Speicherung charakteristischen Werte von Speicherelement zu Speicherelement erheblich unterschiedlich sein können.
Ein weiteres elektronisch löschbares 'd wieder einschreibbares Festspeicherelement, bessenend aus zwei FAMOS-Schaltungselementen, läßt sich dem »IBM Technical Disclosure Bulletin«, Band 13. Nr. I. Juni 1970 auf den Seiten 263 und 264 entnehmen. Neben dem auch hier erforderlichen· relativ großen Platzbedarf auf der Chipoberfläch*2 ist hierbei noch von Nachteil, daß die Isolation d^r Bitleitungen von den außerdem gegenseitig isolierten Substraten für die zueinander komplementären Schaltungselemente einen besonderen Aufwand crfon'Crt. der mit zusätzlicher Platzbeanspruchung einhergeht. Außerdem sind spezielle isolierende Substrate für derartige Speicherelemente erforderlich.
Ein anderes FAMOS-Schaltungselement für einen elektrisch löschbaren und wieder einschreibbaren Festspeicher oben beschriebener Art wird im »IBM Technical Disclosure Bulletin«, Band 15, Nr. 10, vom März 1973 auf den Seiten 3264—3266 gezeigt Hierbei ist das Potential-unabhängige Gate mit einem Dielektrikum überdeckt, das nichüineare Leitfähigkeit aufweist, so daß nennenswerte Ströme zwischen einem hierauf angebrachten besonderen Löschgate und dem Potential-unabhängigen Gate erst bei relativ hohen Feldstärken hierzwischen fließen können. Nachteilig hierbei ist, daß nicht nur als Dielektrikum eine besonders geartete Isolationsschicht vewendet werden muß, sondern auch die zum Löschen vewendete Feldstärke insofern kritisch ist, als sie einerseits so hoch sein muß, daß der hierdurch bedingte Strom durch das Dielektrikum gegenüber dem Strom bei Leitbetrieb des Festspeichers um mehrere Größenordnungen angehoben werder nuß, andererseits jedoch nicht die Durchbruchfeldstäi ke überschritten wird. Zudem fehlen Entkopplungsmaßnahmen, so daß eine hiermit realisierte Halbleiterspeicherschaltung nicht ohne weiteres betriebszuverlässig arbeiten kann. Angesichts dieses Standes der Technik besteht die Aufgabe der Erfindung darin, eine monolithisch integrierte Halbleiterspeicherschaltung zu schaffen, deren Speicherelemente geringen Platzbedarf an der Chipoberfläche und Maßnahmen zur Verhinderung von Kopplung sowie Übersprechen zu benachbarten Speicherelementen aufweisen und jeweils ein Schaltungselement zur Speicheradressierung sowie zum Umprogrammieren und ein weiteres Schaltungselement zum potential-unabhängigen Aufrechterhalten eingespeicherter Bits enthalten, ohne zusätzlichen Platz an der Chipoberfläche zu beanspruchen.
Erfindungsgemäß wird die Aufgabe gelöst, wie es dem Kennzeichen des Patentanspruchs 1 zu emnehn.cn ist.
Vorteilhafte Weiterbildungen und Ausgestaltungen
der Erjidung sind in den Unteranspriichen aufgeführt.
Weitere Vorteile der Erfindung ergeben sich aus der
nachfolgenden Beschreibung von Ausführungsbeispie-
4:> len anhand der unten aufgeführten Zeichnungen. Es zeigt
F i g. 1 ein Schaltbild eines erfindungsgemäßen Speicherelements,
F i g. 2 einen ausschnittsweisen Querschnitt durch eine monolithisch integrierte Halbleiterstruktur eines erfindungsgemäßen Speicherelements.
F i g. 3 Impulsdiagramme zur Erläuterung der Wirkungsweise des erfindungsfemäßen Speicherelements. Fi g. 4 :ipen Ausschnitt aus einer Speichermatrix, die aus erfindungsgemäßen Speicherelementen aufgebaut ist.
Ein Speicherelement gemäß der Erfindung wird zum Aufbau einer Speichermatrix in einer Halbleiterscheibe verwendet. Wie sich aus der Darstellung in F i g. I ergibt, besteht jede,» Speicherelement aus einem bipolaren Trar.sistor Qi und einem FAMOS-HaIbleiterbauelement Ql. Adressierleitungen, üblicherweise als Bitleitungen 12 und Wortleitungen 38 btzeichnet, verlaufen senkrecht zueinander in der Speichermatrix und sind an ihren Kreuzungsstellen mit den entsprechenden Speicherelemem-Anscnlüssen verbunden. Das FAMOS-Halbleiterbauelemeni besitzt gesteuerte Elektroden 20 und 22. wobei die eine Besteuerte Plrktrndp Tl
mit einer der Adressierleitungen, wie z. B. der Wortleitung 38 verbunden ist. Die andere gesteuerte Elektrode 20 des FAMOS-Halbleiterbauelements ist mit der Basis 20 des bipolaren Transistors verbunden. In der monolithisch integrierten Halbleiterschaltung kann > dabei eine einzige Halbleiterzone gleichzeitig als Basiszone 20 eines bipolaren Transistors und als gesteuerte Elektrode 20 eines unipolaren Transistors dienen. Dies ist der Grund dafür, daß beide Teile mit dem gleichen Bezugszeichen versehen sind. Das nt Substrat 14 des FAMOS-Halbleiterbauelements ist mit dem Kollektor 14 des bipolaren Transistors verbunden und außerdem mit der anderen Adressierleitung, wie z. B. der Bitleitung 12. In der monolithischen Schaltungstechnik bestehen das Substrat 14 und der Kollektor 14 aus ein und derselben Halbleiterzone. Es ist hervorzuheben, daß die Adressierleitung 12 in Gestalt der Subkollektorzone 12 (F i g. 2) gleichzeitig die Kollektoricorte u'cs bipolaren Transistors Q ί biiuei. Das FAMOS-Halbleiterbauelement Q2 besitzt ein Gate- *> Elektrodenpaar, wobei das erste Gate 26, als nicht auf festem Potential liegend, keinen direkten elektrischen Anschluß mit irgend einem Schaltungsteil aufweist. Das zweite Gate 32, auch als Löschgate bezeichnet, ist mit der Löschleitung 36 verbunden. Die Emitterzone 24 des ?> bipolaren Transistors Q1 ist an den Anschluß 34 angeschlossen.
Aus der Abbildung nach Fig. 2 ergibt sich ein in Bipolar-FET-Technik hergestelltes Halbleiterbauelement, das ein P-Ieitendes Substrat 10 besitzt. Hierin wird w zunächst eine N+ -Subkollektorzone 12 gebildet. Wie bereits erwähnt, wirkt diese Subkollektorzone 12 gleichzeitig als Kollektor für den bipolaren Transistor 01 und bildet außerdem die Bit-Leitung für das Speicherelement. Die Subkollektorzone 12 ist andererseits begrenzt durch die N-Ieitende Halbleiterzone 14, die mit Hilfe eines Epitaxieverfahrens auf das Substrat 12 aufgebracht wird, so daß der Subkollektor 12 hierin, wie schematisch in Fig. 2 angedeutet, ausdiffundieren kann. P-Ieitende Isolationszonen 16 und 18 werden dann *o zusammen mit den P-Ieitenden Zonen 20 und 22 in diese Epitzxieschicht 14 eingebracht Die Bildung solcher Isolationszonen 16 und 18 und der Zonen 20 und 22 ist an sich bekannt und läßt sich durch Diffusion, Ionenimplantation oder andere, diesbezügliche Techniken erstellen. In die Zone 20 wird dann eine N*-Zone eingebracht. Es wird betont, daß die Zone 20 die Basis des bipolaren Transistors Q 1 bildet und daß beide Zonen 20 und 22 die gesteuerten Elektroden (Drain und Source) des FAMOS-Halbleiterbauelementes Q2 bil-.50 den. Die N^-Zoi.e 24 bildet die Emitterzone des bipolaren Transistors Q 1, während die N-Epitaxiezone innerhalb der Isolationszonen 16 und 18 die Substratzone des FAMOS-Halbleiterbauelements Q 2 darstellen. Das nicht auf festem Potential liegende Gate " wird anschließend über einer elektrisch isolierenden Zone 28 in bekannter Weise aufgebracht. Eine zweite elektrische isolierende Zone 30 trennt das Löschgate 32 von dem nicht auf festem Potential liegenden Gate 26. Elektrisch leitende Anschlußverbindungen 34,36 und 38 H) werden dann über entsprechende Löcher im Isoliermaterial 40 mit Hilfe bekannter Verfahrenstechniken eingebracht Aus diesem Grunde sind die Bezugszeichen des Ersatzschaltbildes in F i g. 1 soweit wie möglich auch in die Struktur der F i g. 2 übernommen. So ist z, B, die ^ Bitleitung 12 im Schaltbild nach Fig. 1 durch eine hochdotierte Subkollektorzone 12 in der Struktur nach F i g. 2 dargestellt
Die Ansteuerung eines .Speicherelements erfolgt durch Impiilseingabe, wie es sich mit Hilfe der F i g. 3 erläutern läßt. Um ein spezielles Speicherelement einzuschreiben, wird der Bitleitung 12 ein Impuls mit einer Amplitude von etwa + IO V zugeführt, so daß die Kollektorzone 14 des bipolaren Transistors Q 1 und das Substrat des FAMOS·Halbleiterbauelements Q2 auf ein entsprechendes Potential angehoben werden. Soll eine binäre 0 eingeschrieben werden, dann bleibt die Wortleitung 38 auf 0 Potential, so daß kein Lawinendurchbruch im FAMOS-Halbleiterbauelement Q2 eintreten kann. Soll jedoch eine binäre 1 eingeschrieben werden, dann wird der Wortleitung 38 ein negativer Impuls zugeführt mit einer Amplitude von etwa 15 Volt. Dies ergibt eine Potmtialdifferenz von etwa 25 Volt zwischen dem FAMOS-Substrat 14 und der gesteuerten Elektrodenzone 22 im Halbleiterbauelement Q 2. Für die hier in Betracht kommenden FAMOS-Halbleiterbaueiemente reichen 25 Voii vöiiig aus, um ein Lawinendurchbruchspwiential zur Injektion heißer Elektronen zur nicht im festem Potential liegenden Gate-Elektrode 26 herbeizuführen. Für den Schreibbetrieb bleibt der EmittCMranschluß 34 offen, d. h. es wird kein festes Potential angelegt. Die heißen Elektroden werden am nicht auf festem Potential liegenden Gate eingefangen, so daß das FAMOS-Halbleiterbauelement Q2 in seinen Zustand geringer Impedanz gebracht wird, der sich unter Umständen und je nach Bedarf auch auf Jahre hinaus beibehalten läßt.
Der auf Injektion heißer Elektronen in den dargestellten P-Kanal-Transistor beruhende Schreibvorgang ergibt sich hauptsächlich aus der Beschleunigungswirkung des elektrischen Feldes im Gate-Oxid 28. Die am nicht auf festem Potential liegenden Gate 26 eingefangenen Elektronen erhöhen die Durchbruchsspannung und ergeben damit eine entsprechende Herabsetzung in der Wirkung des Lawinendurchbrucheffektes. Dies tritt sehr schnell ein, so batd nämlich die Lawinendurchbruchsspannung erreicht ist und das Halbleiterbauelement eingeschaltet wird. Jedoch besteht hierbei sowohl eine Amplituden- als auch eine Zeitabhängigkeit. Die Zeitabhängigkeit beruht auf der Tatsache, daß das elektrische Feld in denn Maße abgebaut wird, wie sich die Ladung an dem Gute erhöht, wobei dann natürlich entsprechend weniger Elektronen in Richtung auf das Gate beschleunigt werden.
Mit Hilfe der gleichen Impulsdarstellung läßt sich auch die Leseoperation erläutern. Hierbei ist vorauszuschicken, daß die Bitleitung 12 in der Praxis gleichzeitig als Abfühlleitung Verwendung findet, um den Speicherzustand des Speicherelementes abzufühlen. Wenn das Speicherelement einer Leseoperation unterworfen wird, dann wird der Emitteranschluß 34 des bipolaren Transistors Q1 auf ein negatives Potential, wie z. B. —3 Volt gebracht Die Wortleitung 38 erhält Impulse, deren Amplituden zwischen diesem negativen Potential von —3 Volt und einem demgegenüber positiven Potential, wie z. 3. Erdipotential schwanken. Die an dem auf schwebendem Potential liegenden Gate gespeicherte Information wird dann über die Bitleitung 12 abgefühlt Eine binäre 1 ist gemäß oben stehender Vereinbarung dann gespeichert wenn das auf schwebendem Potential liegende Gate derart aufgeladen ist daß das FAMOS-Halbleiterbauelement Q 2 einen Zustand geringer Impedanz aufweist so daß ein Signa! von der Wortleitung auf die Bitleitung übertragen werden kann. Ist so das FAMOS-Halbleiterbauelement Q2 leitend, dann schaltet ein über Wortleitung 38
zugeführter Impuls positiver Amplitude den bipolaren Transistor Q 1 in den Ein-Zustand, so daß die nun als Abfühlleitung wirkende Bitleitung 12 einen negativen Impuls erhält. Ist eine binäre 0 gespeichert, dann ist das auf schwebendem Potential liegende Gate nicht geladen, so daß dann auch das FAMOS-Halbleiterbauelement Q2 nicht im leitenden Zustand ist und damit auch kor Signal von der Wortleitung 38 auf die Basis des bipolaren Transistors Q 1 übertragen werden kann. Die Bitleitung 12 bleibt also in diesem Fall auf Erdpotential.
Zum Löschen der im FAMOS-Halbleiterbauelement Q2 gespeicherten Information dient das Anlegen eines entsprechenden Potentials an das Gate 32. Wird so ein ausreichendes Potential in der Größe von 30 bis 35 Volt Wechselspannung einer Frequenz von 60 Hz an das Gate 32 angelegt, läßt sich das Speicherelement in weniger als 10 Perioden löschen, indem die am auf schwebendem Potential liegende Gate-Eiektrode 26 befindliche Ladung abgebaut wird, bis sich ein 0 Volt Potential einstellt.
Die in F i g. 4 gezeigte Matrixanordnung der Speicherelemente gemäß der Erfindung zeigt die orthogonal zueinander ausgerichteten Adressierleitungen enthaltend die Wortleitungen W/LO, t, Nund die Bitleitungen B/L 0, 1, N, die mit allen Speicherelementen, wie in der Schaltungsanordnung nach F i g. I gezeigt, verbunden sind. Auch hier wiederum sei betont, daß die Bitleitungen mit den Subkollektorzonen identisch sind. Dementsprechend ergeben sich hierbei also keine sich übersLnneidenden elektrischen Leitungszüge, da die gemeinsamen Emitterzuleitungen, wie z. B. 34/4, 34S, 34C parallel oder zumindest in gleicher Richtung verlaufen, wie die Löschleitungen 36/4,36B, 36C.
Die erfindungsgemäß aufgebaute Halbleiter-Speicherschaltung, bestehend aus umprogrammierba-
rcn .Speicherelementen, weist die generell hiermit verbundenen Vorteile auf, indem nämlich Speicherdichte, Schaltgeschwindigkeit, Energieunabhängigkeit und geringer Leistungsbedarf, wie sie letztgenannten Speicherelementen eigentümlich sind, auch bei den erfindtingsgemäßen Speicherelementen zu finden sind; jedoch sind die hiermit üblicherweise verbundenen Nachteile insofern ausgeschaltet, als in einfacher Weise die einzelnen Speicherelemente nach Bedarf gelöscht und wieder eingeschrieben werden können, ohne daß zusätzliche Platzbeanspruchung an der Halbleiterchipoberfläche vorliegt und beim Herstellen besondere Maßnahmen getroffen oder berücksichtigt werden müssen. Außerdem ist auch wiederholtes Löschen und Wieder-Einschreiben eines jeweiligen Speicherelementes möglich, ohne daß die Betriebszuverlässigkeit im Festspeicherbetrieb gefährdet ist, z. B. durch Falschauslesen der Speicherwerte.
Dadurch, daß die FAMÜS-Schaitungseiemente zum Löschen einem Lawinendurchbruch infolge Injektion heißer Elektronen im Bereich des Potential-unabhängigen Gates unterzogen werden, ist durch alleiniges Anlegen positiven oder negativen Potentials der angestrebte Lawinendurchbruch herbeizuführen, so daß bei Festspeicherbetrieb in betriebszuverlässiger Weise eine Umprogrammierung zu verhindern ist. Dies ist nicht zuletzt auch die Folge der Verbindung der Bitleitung 12 sowohl mit dem Kollektor 14 des bipolaren Schaltungselements 01 als auch des FAMOS-Subsirais. Zum Auslesen des Festspeichers bleibt letztgenannte Verbindung allerdings ohne Bedeutung, da die gespeicherte Information über dem bipolaren Schaltungselement Qi abgefühlt wird, indem der Impedanzzustand des FAMOS-Schaltungselements an der Basis 20 des bipolaren Schaltungselements Q1 festgestellt wird.
Hierzu 2 Blatt Zeichnungen

Claims (3)

Patentansprüche:
1. Monolithisch integrierte Hajbleiter-Speicherschaltung, bestehend aus umprogrammierbaren Speicherelementen mit jeweils mehreren zwischen Ruhe- und Arbeitspotential steuerbaren Transistorschaltungselementen, wovon zumindest eines ein speicherndes FAMOS-Schaltungselement ist, das zum Lesen ein bipolares NPN-Schaltungselement ansteuert, dadurch gekennzeichnet, daß jeweils das FAMOS-Schaltungselement (Q 2) mit seinem Drain unmittelbar an der Basis (20) des bipolaren Schaltungselements (Qi) liegt, dessen Emitter (24) beim Lesebetrieb auf für die Lesesignalamplituden ausreichend negativem Potential liegt M und dessen Kollektor (14) an der andererseits am FAMOS-Substrat liegenden Bitleitung (12) liegt dessen zugeordnete Source (22) an die Wortleitung (38) angeschlossen ist und daß zum Programmieren des Speicherelements der Emitter (24) des bipolaren Schaltungsdements/01) abschaltbar ist
2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet daß zum Löschen des Speicherelements das Steuergate (32) des FAMOS-Schaltungselements (Q2) auf hierzu erforderliches Potential schaltbar ist
3. Verfahren zum Herstellen der monolithisch integrierten Halbleiterspeicherschaltung nach Anspruch I und 2, gekennzeichnet durch nachstehende aufeinanderfolgende Verfahrensschritte:
DE2455484A 1973-11-28 1974-11-23 Monolithisch integrierte Halbleiter-Speicherschaltung und Verfahren zu ihrer Herstellung Expired DE2455484C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US419587A US3893085A (en) 1973-11-28 1973-11-28 Read mostly memory cell having bipolar and FAMOS transistor

Publications (2)

Publication Number Publication Date
DE2455484A1 DE2455484A1 (de) 1975-06-05
DE2455484C2 true DE2455484C2 (de) 1983-01-20

Family

ID=23662890

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2455484A Expired DE2455484C2 (de) 1973-11-28 1974-11-23 Monolithisch integrierte Halbleiter-Speicherschaltung und Verfahren zu ihrer Herstellung

Country Status (7)

Country Link
US (1) US3893085A (de)
JP (1) JPS543587B2 (de)
CA (1) CA1048647A (de)
DE (1) DE2455484C2 (de)
FR (1) FR2252627B1 (de)
GB (1) GB1480940A (de)
IT (1) IT1022436B (de)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4087795A (en) * 1974-09-20 1978-05-02 Siemens Aktiengesellschaft Memory field effect storage device
US3938108A (en) * 1975-02-03 1976-02-10 Intel Corporation Erasable programmable read-only memory
US4161039A (en) * 1976-12-15 1979-07-10 Siemens Aktiengesellschaft N-Channel storage FET
DE2706155A1 (de) * 1977-02-14 1978-08-17 Siemens Ag In integrierter technik hergestellter elektronischer speicher
GB2060997A (en) * 1978-01-03 1981-05-07 Erb D M Stratified charge memory divide
US4429326A (en) * 1978-11-29 1984-01-31 Hitachi, Ltd. I2 L Memory with nonvolatile storage
US4247861A (en) * 1979-03-09 1981-01-27 Rca Corporation High performance electrically alterable read-only memory (EAROM)
US4276616A (en) * 1979-04-23 1981-06-30 Fairchild Camera & Instrument Corp. Merged bipolar/field-effect bistable memory cell
EP0021777B1 (de) * 1979-06-18 1983-10-19 Fujitsu Limited Nicht-flüchtige Halbleiter-Speichervorrichtung
US4395723A (en) * 1980-05-27 1983-07-26 Eliyahou Harari Floating substrate dynamic RAM cell with lower punch-through means
US4398338A (en) * 1980-12-24 1983-08-16 Fairchild Camera & Instrument Corp. Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques
JPS5885638A (ja) * 1981-11-17 1983-05-23 Ricoh Co Ltd プログラマブルロジツクアレイ
JPS59213167A (ja) * 1983-05-19 1984-12-03 Nec Corp サイリスタ
DE3900426B4 (de) * 1988-01-08 2006-01-19 Kabushiki Kaisha Toshiba, Kawasaki Verfahren zum Betreiben einer Halbleiteranordnung
JPH07123145B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体集積回路
TW260816B (de) * 1991-12-16 1995-10-21 Philips Nv
JPH11163278A (ja) * 1997-11-25 1999-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
FR2799885B1 (fr) * 1999-10-05 2002-01-11 St Microelectronics Sa Potentiometre integre et procede de fabrication correspondant
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3660819A (en) * 1970-06-15 1972-05-02 Intel Corp Floating gate transistor and method for charging and discharging same

Also Published As

Publication number Publication date
GB1480940A (en) 1977-07-27
US3893085A (en) 1975-07-01
FR2252627A1 (de) 1975-06-20
FR2252627B1 (de) 1979-06-01
JPS543587B2 (de) 1979-02-24
JPS50107830A (de) 1975-08-25
CA1048647A (en) 1979-02-13
IT1022436B (it) 1978-03-20
DE2455484A1 (de) 1975-06-05

Similar Documents

Publication Publication Date Title
DE2455484C2 (de) Monolithisch integrierte Halbleiter-Speicherschaltung und Verfahren zu ihrer Herstellung
DE3121753C2 (de)
DE4241457B4 (de) P-leitendes floatendes Gate aus Poly-Silizium zur Verwendung bei einem Halbleiterbautransistorelement und daraus hergestelltes Flash-E2PROM
DE2409472C3 (de) Elektrisch löschbares Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht-FET
DE2838937A1 (de) Rom-speicheranordnung mit feldeffekttransistoren
DE2838907A1 (de) Verfahren zum programmieren einer igfet-speicherzelle
DE2659296A1 (de) Halbleiterspeichervorrichtung
DE3009719C2 (de)
DE2356275C2 (de) Halbleiterspeicherelement mit einem Doppelgate-Isolierschicht- FET
DE4300703A1 (de)
DE2742526A1 (de) Elektrisch programmierbarer mos- festwertspeicher
DE3346831C2 (de) Speicher-Feldeffekttransistor und Verfahren zum Betreiben desselben
DE4105636A1 (de) Elektrisch programmierbare nicht fluechtige halbleiterspeichereinrichtung und herstellungsverfahren dafuer
DE3203516A1 (de) Nicht fluechtige, elektrisch umprogrammierbare floating-gate-speicheranordnung
DE602005004553T2 (de) Flash-speichereinheit und verfahren zur programmierung einer flash-speichereinheit
DE2129687C3 (de) Digitale Speicherschaltung
DE2727147A1 (de) Halbleiterspeicher
DE3002492A1 (de) Nicht selbstloeschende speichereinrichtung und verfahren zum betrieb dieser einrichtung
DE2201028A1 (de) Feldeffekt-Speicherelement
DE2514582B1 (de) Schaltung zur erzeugung von leseimpulsen
DE2153284C3 (de) Schaltungsanordnung zur Einstellung gewählter Feldeffektbauelemente einer Speichermatrix ohne Störung der nicht gewählten Elemente
DE2818783C3 (de) Datenspeicherzelle
EP1374308B1 (de) Speicherzellenanordnung mit individuel adressierbaren speicherzellen und verfahren zur herstellung derselben
DE3926474C2 (de) Permanent-Speicherzellen-Anordnung
EP0135137A2 (de) Statische Speicherzelle

Legal Events

Date Code Title Description
OD Request for examination
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee