DE2440424C3 - Circuit arrangement for monitoring two pulse trains - Google Patents
Circuit arrangement for monitoring two pulse trainsInfo
- Publication number
- DE2440424C3 DE2440424C3 DE19742440424 DE2440424A DE2440424C3 DE 2440424 C3 DE2440424 C3 DE 2440424C3 DE 19742440424 DE19742440424 DE 19742440424 DE 2440424 A DE2440424 A DE 2440424A DE 2440424 C3 DE2440424 C3 DE 2440424C3
- Authority
- DE
- Germany
- Prior art keywords
- pulse
- input
- pulses
- coordinator
- pulse train
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B1/00—Comparing elements, i.e. elements for effecting comparison directly or indirectly between a desired value and existing or anticipated values
- G05B1/01—Comparing elements, i.e. elements for effecting comparison directly or indirectly between a desired value and existing or anticipated values electric
- G05B1/03—Comparing elements, i.e. elements for effecting comparison directly or indirectly between a desired value and existing or anticipated values electric for comparing digital signals
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Radar Systems Or Details Thereof (AREA)
- Manipulation Of Pulses (AREA)
Description
Die Erfindung betrifft eine Schaltungsanordnung zur Überwachung von zwei Impulsfolgen daraufhin, ob die Anzahl der von einem bestimmten Zeitpunkt an aufaddierten Impulse der ersten Impulsfolge die Anzahl der vom gleichen Zeitpunkt an aufaddierten Impulse der zweiten Impulsfolge um eine vorgegebene Anzahl von Impulsen über- und/oder unterschreitet, mit einem Istwertgeber für die tatsächliche Differenz zwischen der Anzahl der Impulse der ersten Impulsfolge und der Anzahl der Impulse der zweiten impulsfolge, z. B. einem Vorwärts/Rückwärls-Zähler, mit einem SollwertgeberThe invention relates to a circuit arrangement for monitoring two pulse trains to determine whether the Number of impulses added up from a certain point in time in the first impulse sequence the number of the pulses of the second pulse train added up from the same point in time by a predetermined number of Pulses above and / or below, with an actual value transmitter for the actual difference between the Number of pulses in the first pulse train and the number of pulses in the second pulse train, e.g. B. a Forward / reverse counter, with a setpoint generator
für die zulässige Differenz zwischen der Anzahl der Impulse der ersten Impulsfolge und der Anzahl der Impulse der zweiten Impulsfolge, mit einem Istwert/ Sollwer-Vergleicher und mit einem Ansprechglied, z. B. zur Abgabe eines Steuer- und/oder Alarmsignals.for the permissible difference between the number of pulses in the first pulse train and the number of Pulses of the second pulse train, with an actual value / setpoint comparator and with a response element, e.g. B. for issuing a control and / or alarm signal.
Schaltungsanordnungen der zuvor beschriebenen Art sind insbesondere (aber nicht ausschließlich) als »Schlupfwächter« bekannt. Dabei werden die beiden Impulsfolgen aus zwei Rotations- oder auch Translationsbewegungen abgeleitet und ein absoluter oderCircuit arrangements of the type described above are particularly (but not exclusively) as "Slip guard" known. The two pulse sequences are made up of two rotational or translational movements derived and an absolute or
35^relativer Gleichlauf zwischen zwei Teilen überwacht,35 ^ relative synchronism between two parts monitored,
die eine Rotations- oder Translationsbewegung machen.that make a rotational or translational movement.
\lst der vorgegebene absolute oder relative Gleichlauf\ ls the specified absolute or relative synchronism
'nicht mehr vorhanden, so spricht man von einem »Schlupf«, so daß Schaltungsanordnungen zur ÜberwachurJg-*das absoluten oder relativen Gleichlaufs zwischen zwei Teilen »Schlupfwächter« genannt werden.'no longer exist, one speaks of a "slip", so that circuit arrangements for monitoring absolute or relative synchronism between two parts are called "slip monitors".
Wie bereits aufgeführt, ist die Verwendung der eingangs beschriebenen Schaltungsanordnung als »Schlupfwächter« nur eine von vielen möglichen Verwendungsarten. So kann die in Rede stehende Schaltungsanordnung auch zur Überwachung von zwei Wechselspannungen daraufhin eingesetzt werden, ob die Frequenzen der beiden Wechselspannungen in einem vorgegebenen Verhältnis zueinander stehen, oder ob die eine Wechselspannung in bezug auf ihre Frequenz »wegläuft«.As already mentioned, the use of the circuit arrangement described above is as "Slip guard" is just one of many possible uses. So can the one in question Circuit arrangement can also be used to monitor two AC voltages to determine whether the frequencies of the two alternating voltages are in a predetermined ratio to one another, or whether the one alternating voltage "runs away" with regard to its frequency.
Bei Schaltungsanordnungen der in Rede stehenden Art treten zuweilen Fehler dadurch auf, daß ein Impuls der ersten Impulsfolge und ein Impuls der zweiten Impulsfolge zeitlich überlappend auftreten, so daß an den Eingängen des Istwertgebers gleichzeitig zwei Impulse, nämlich ein Impuls von der ersten Impulsfolge und ein Impuls von der zweiten Impulsfolge, anstehen. Das führt bei verschiedenen, für die in Rede stehende Schaltungsanordnung geeigneten Istwertgebern, insbesondere bei Vorwärts/Rückwärts-Zählern, zu Fehlern.In circuit arrangements of the type in question, errors sometimes occur due to the fact that a pulse the first pulse train and a pulse of the second pulse train overlap in time, so that on the inputs of the actual value transmitter at the same time two pulses, namely one pulse from the first pulse train and one pulse from the second pulse train is pending. That leads to different ones for the one in question Circuit arrangement suitable actual value transmitters, in particular with up / down counters, to errors.
Unabhängig von Schaltungsanordnungen der in Rede stehenden Art ist für sich eine Antikoinzidenzschaltung, also ein Impulskoordinator bekannt, durch den zwei voneinander unabhängige Impulsfolgen, die auf zwei verschiedenen Leitungen auftreten, so weitergelei» tet werden, daß stets ein bestimmter minimaler Zeitabstand zwischen einem Impuls der ersten Impuls-Independent of circuit arrangements of the type in question, an anti-coincidence circuit is in itself, so a pulse coordinator known by the two independent pulse trains that on two different lines occur, are forwarded in such a way that there is always a certain minimum Time interval between a pulse of the first pulse
folge und einem Impuls der zweiten Impulsfolge gewährleistet ist.follow and a pulse of the second pulse train is guaranteed.
Der Erfindung liegt folglich die Aufgabe zugrunde, eine Schaltungsanordnung der eingang·: beschriebenen Art anzugeben, die auch dann fehlerfrei arbeitet, wenn gleichzeitig zwei Impulse vorliegen, nämlich ein Impuls der ersten Impulsfolge und ein Impuls der zweiten Impulsfolge.The invention is therefore based on the object of providing a circuit arrangement as described at the beginning Specify a type that works without errors even if two pulses are present at the same time, namely one pulse of the first pulse train and one pulse of the second pulse train.
Die erfindungsgemäße Schaltungsanordnung, bei der die zuvor aufgezeigte Aufgabe gelöst ist, ist dadurch gekennzeichnet, daß dem istwertgeber ein Impulskoordinator vorgeschaltet ist, der sicherstellt, daß nicht gleichzeitig von jeder Impulsfolge ein Impuls an den Istwertgeber gelangen kann und daß ein Impuls der zweiten Impulsfolge, der gleichzeitig mit einem Impuls der ersten Impulsfolge am Eingang des Impulskoordinators auftritt, erst dann an den Istwengeber gegeben wird, wenn der entsprechende Impuls der ersten Impulsfolge nicht mehr vorhanden ist, und daß der Impulskoordinator aus einem mit seinen Eingängen an die beiden Eingänge des Impulskoordinators angeschlossenen UND-Gatter, aus einer dem UND-Gatter nachgeschalteten monostabilen Kippschaltung, aus einem mit seinem ersten Eingang an den Ausgang der monostabilen Kippschaltung und mit seinem zweiten Eingang an den zweiten Eingang des Impulskoordinators angeschlossenen ODER-Gatter und aus zwei Differenziergliedern besteht, wobei der Eingang des ersten Differenziergiiedes an den ersten Eingang des Impulskoordinators, der Eingang des zweiten Differenziergliedes an den Ausgang des ODER-Gatters Uiid die Ausgänge der Differenzierglieder an die Ausgänge des Impulskoordinators angeschlossen sind und die Differenzierglieder am Ende jedes an ihren Eingängen ankommenden Impulses einen Zählimpuls erzeugen. Der bei der erfindungsgemäßen Schaltungsanordnung vorgesehene Impulskoordinator läßt also die an seinem ersten Eingang auftretende Impulsfolge ungehindert passieren, verhindert aber dadurch, daß ein Impuls der zweiten Impulsfolge so lange verzögert wird, bis kein Impuls der ersten Impulsfolge am Eingang des Impulskoordinators mehr vorliegt, daß dann, wenn gleichzeitig zwei Impulse vorliegen, diese bei den Impulsen auch gleichzeitig an den Istwertgeber gelangen.The circuit arrangement according to the invention, in which the object indicated above is achieved, is thereby characterized in that the actual value transmitter is preceded by a pulse coordinator which ensures that not at the same time from each pulse train a pulse can reach the actual value transmitter and that a pulse of the second pulse train simultaneously with a pulse of the first pulse train at the input of the pulse coordinator occurs, is only given to the actual rotary encoder when the corresponding pulse is the first Pulse sequence is no longer available, and that the pulse coordinator from one with its inputs on the two inputs of the pulse coordinator connected AND gate, from one of the AND gate downstream monostable multivibrator, from one with its first input to the output of the monostable multivibrator and with its second input to the second input of the pulse coordinator connected OR gate and consists of two differentiators, the input of the first differentiator to the first input of the pulse coordinator, the input of the second differentiator to the output of the OR gate Uiid die Outputs of the differentiators are connected to the outputs of the pulse coordinator and the differentiators generate a counting pulse at the end of each pulse arriving at their inputs. The pulse coordinator provided in the circuit arrangement according to the invention leaves the one on his The impulse sequence occurring at the first input can pass unhindered, but prevents a pulse from being generated by the second pulse train is delayed until there is no pulse of the first pulse train at the input of the Pulse coordinator is more present that when there are two pulses at the same time, these with the Pulses also reach the actual value transmitter at the same time.
Im einzelnen gibt es verschiedene Möglichkeiten, die erfindungsgemäße Schaltungsanordnung auszugestalten und weiterzubilden, was im folgenden nur beispielhaft erläutert werden soll.In particular, there are various possibilities for designing the circuit arrangement according to the invention and further training, which will only be explained in the following by way of example.
Da eine monostabile Kippschaltung, wie sie bei der zuvor beschriebenen Ausführungsform der erfindungsgemäßen Schaltungsanordnung Verwendung findet, in bezug auf Störimpulse empfindlich ist, empfiehlt sich, zwischen dem Ausgang des UND-Gatter, ur.d dem Eingang der monostabilen Kippschaltung ein Verzögerungsglied, vorzugsweise aus einem Widerstand und einem Kondensator bestehend, vorzusehen. Dieses Verzögerungsglied eliminiert Störimpulse, läßt die zu verarbeitenden Impulse der zu überwachenden Impulsfolgen jedoch passieren.Since a monostable multivibrator, as in the embodiment of the invention described above Circuit arrangement is used, is sensitive to interference pulses, it is recommended between the output of the AND gate, ur.d dem Input of the monostable multivibrator is a delay element, preferably composed of a resistor and a capacitor to be provided. This delay element eliminates glitches and allows them to However, the processing pulses of the pulse trains to be monitored happen.
Die zwischen dem A; ^u-^ des UND-Gatters und dem ersten Eingang des ODER-Gatters vorgesehene monostabile Kippschaltung benötigt eine bestimmte Zeit, um nach dem Anlegen eines auslösenden Impulses ausgangsseitig anzusprechen.The one between the A; ^ u- ^ of the AND gate and The monostable multivibrator provided at the first input of the OR gate requires a specific one Time to respond on the output side after a triggering pulse has been applied.
Um einen dadurch und durch das zwischen dem Ausgang des UND-Gatters und dem Eingang der monostabiien Kippschaltung vorgesehene Verzögerungsglied möglichen Fehler zu eliminieren, ist nach einer weiteren Lehre der Erindung zwischen dem Ausgang des ODER-Gatters und dem Eingang des Differenziergiiedes ein Verzögerungsglied, vorzugsweise aus einem Widerstand und einem Kondensator bestehend, vorgesehen. Da dieses Verzögerungsglied unter Umständen die Form des passierenden Impulses so beeinflussen kann, daß das nachfolgende Differenzierglied nicht mehr einwandfrei arbeitet, ist es zweckmäßig, zwischen dem Ausgang des dem ODER-Gatter nachgeordneten Verzögerungsgliedes und dem Eingang des Differenziergiiedes einen Schmitt-Trigger vorzusehen.To one by this and by that between the output of the AND gate and the input of the monostable multivibrator provided delay element to eliminate possible errors, is after Another teaching of the invention between the output of the OR gate and the input of the Differentiator a delay element, preferably composed of a resistor and a capacitor existing, provided. Since this delay element may have the shape of the passing pulse can influence so that the following differentiator no longer works properly, it is expedient, between the output of the OR gate downstream delay element and the Provide a Schmitt trigger input of the differentiator.
Bei Schaltungsanordnungen der in Rede stehenden Art kann nicht gänzlich ausgeschlossen werden, daß iiach einer bestimmten Betriebszeit doch einmal ein Störimpuls auftritt, der den Istwertgeber beeinflußt. Um solche Störimpulse, die nicht zu einem Ansprechen des dem Istwert/Sollwert-Vergleicher nachgeordneten An Sprechgliedes führen sollen, zu eliminieren, ist nach einer weiteren Lehre der Erfindung der Istwertgeber nach einer einstellbaren Zeit auf Null rücksetzbar, wozu dem Istwertgeber ein Taktgenerator zugeordnet werden kann.In the case of circuit arrangements of the type in question, it cannot be completely ruled out that After a certain period of operation, a glitch occurs which affects the actual value transmitter. Around those interfering pulses which do not cause the An downstream of the actual value / setpoint comparator to respond Speaking member should lead to eliminate, is according to a further teaching of the invention, the actual value transmitter Can be reset to zero after an adjustable time, for which purpose a clock generator is assigned to the actual value transmitter can.
Im folgenden wird die Erfindung anhand einer lediglich ein Ausführungsbeispiel darstellenden Zeichnung ausführlicher erläutert; es zeigtIn the following the invention is illustrated by means of a drawing which shows only one exemplary embodiment explained in more detail; it shows
F i g. 1 das Blockschaltbild einer erfindungsgemäßen Schaltungsanordnung.F i g. 1 shows the block diagram of a circuit arrangement according to the invention.
Fig. 2 den Impulskoordinator der Schaltungsanordnung nach F i g. 1 und2 shows the pulse coordinator of the circuit arrangement according to FIG. 1 and
F i g. 3 eine grafische Darstellung zur Erläuterung der Funktionsweise des 'n Fig. 2 dargestellten Impulskoordinators der Schaltungsanordnung nach F i g. 1.F i g. 3 shows a graphic illustration to explain the mode of operation of the pulse coordinator shown in FIG. 2 the circuit arrangement according to FIG. 1.
Die in F i g. 1 dargestellte Schaltungsanordnung dient zur Überwachung von zwei Impulsfolgen daraufhin, ob die Anzahl der von einem bestimmten Zeitpunkt an aufaddierten Impulse der ersten Impulsfolge die Anzahl der vom gleichen Zeitpunkt an aufaddierten Impulse der zweiten Impulsfolge um eine vorgegebene Anzahl von Impulsen über- und/oder unterschreitet.The in F i g. 1 shown circuit is used to monitor two pulse trains whether the number of the impulses of the first impulse sequence added up from a certain point in time the number of the pulses of the second pulse train added up from the same point in time by a predetermined number of Pulses above and / or below.
Diese Schaltungsanordnung besteht in ihrem grundsätzlichen Aufbau zunächst aus einem Istwertgeber 1 für die tatsächliche Differenz zwischen der Anzahl der Impulse der ersten Impulsfolge und der Anzahl der Impulse der zweiten Impulsfolge, aus einem Sollwertgeber 2 für die zulässige Differenz zwischen der Anzahl der Impulse der ersten Impulsfolge und der Anzahl der Impulse der zweiten Impulsfolge, aus einem Istwert/ Sollwert-Vergleicher 3 und aus einem Ansprechglied 4, z. B. zur Abgabe eines Steuer- und/oder Alarmsignals. Im dargestellten Ausführungsbeispiel ist der Istwertgeber 1 als Vorwärts/Rückwärts-Zähler ausgeführt.In its basic structure, this circuit arrangement initially consists of an actual value transmitter 1 for the actual difference between the number of pulses of the first pulse train and the number of Pulses of the second pulse train, from a setpoint generator 2 for the permissible difference between the number of the pulses of the first pulse train and the number of pulses of the second pulse train, from an actual value / Setpoint comparator 3 and a response element 4, z. B. for the delivery of a control and / or alarm signal. In the illustrated embodiment, the actual value transmitter 1 is designed as an up / down counter.
Erfindungsgemäß ist dem Istwertgeber 1 ein Impulskoordinator 5 vorgeschaltet, der sicherstellt, daß nicht gleichzeitig von jeder Impulsfolge ein Impuls an den Istwertgeber 1 gelangen kann.According to the invention, the actual value transmitter 1 is a pulse coordinator 5 upstream, which ensures that a pulse from each pulse train is not sent to the Actual value transmitter 1 can arrive.
Wie die F i g. 2 zeigt, besteht der Impulskoordinator 5, der zwei Eingänge 6,7 und zwei Ausgänge 8,9 aufweist, aus einem mit seinen Eingängen 10, 11 an die beiden Eingänge 6, 7 des Impulskoordinators 5 angeschlossenen UND-Gatter 12 (mit einem Ausgang 13), aus einer dem UND-Gatter 12 nachgeschalteten monostabilen Kippschaltung 14 mit einem Eingang 15 und einem Ausgang 16, aus einem mit seinem ersten Eingang 17 an den Ausgang 16 der monostabilen Kippschaltung 14 und mit seinem zweiten Eingang 18 an den zweiten Eingang 7 des Impulskoordinators 5 angeschlossenen ODER-As the F i g. 2 shows, there is the pulse coordinator 5, which has two inputs 6, 7 and two outputs 8, 9, from one with its inputs 10, 11 connected to the two inputs 6, 7 of the pulse coordinator 5 AND gate 12 (with an output 13), from a monostable connected downstream of the AND gate 12 Toggle circuit 14 with an input 15 and an output 16, from one with its first input 17 on the output 16 of the monostable multivibrator 14 and with its second input 18 to the second input 7 of the pulse coordinator 5 connected OR
Gatter 19 und aus zwei Differenziergliedern 20, 21 mit jeweils einem Eingang 22 bzw. 23 und jeweils einem Ausgang 24 bzw. 25. Dabei sind der Eingang 22 des ersten Differenziergliedes 20 an den ersten Eingang 6 des Impulskoordinators 5, der Eingang 23 des zweiten Differenziergliedes 21 an den Ausgang 38 des ODER-Gatter*. !9 und die Ausgänge 24, 25 der Differenzierglieder 20, 21 an die Ausgänge 8, 9 des Impulskoordinators 5 angeschlossen und erzeugen die Differenzierglieder 20, 21 am Ende jedes an ihren Eingängen 22, 23 ankommenden Impulses an ihren Ausgängen 24,25 einen Zählimpuls.Gate 19 and two differentiators 20, 21, each with an input 22 or 23 and one each Output 24 and 25, respectively. The input 22 of the first differentiating element 20 is connected to the first input 6 of the pulse coordinator 5, the input 23 of the second differentiator 21 to the output 38 of the OR gate *. ! 9 and the outputs 24, 25 of the Differentiators 20, 21 connected to the outputs 8, 9 of the pulse coordinator 5 and generate the Differentiators 20, 21 at the end of each pulse arriving at their inputs 22, 23 at their Outputs 24.25 a counting pulse.
Wie die F i g. 2 zeigt, ist bei dem Impulskoordinator 5 zwischen dem Ausgang 13 des UND-Gatters 12 und dem Eingang 15 der monostabilen Kippschaltung 14 ein Verzögerungsglied 26 mit einem Eingang 27 und einem Ausgang 28, bestehend aus einem Widerstand 29 und einem Kondensator 30, zwischen dem Ausgang 38 des ODER-Gatters 19 und dem Eingang 23 des Differenziergliedes 21 ein Verzögerungsglied 31 mit einem Eingang 32 und einem Ausgang 33, bestehend aus einem Widerstand 34 und einem Kondensator 35, und zwischen dem Ausgang 33 des Verzögerungsgliedes 31 und dem Eingang 23 des Differenziergliedes 21 ein Schmitt-Trigger 36 mit einem Eingang 39 und einem Ausgang 40 vorgesehen.As the F i g. 2 shows is at the pulse coordinator 5 between the output 13 of the AND gate 12 and the input 15 of the monostable multivibrator 14 Delay element 26 with an input 27 and an output 28, consisting of a resistor 29 and a capacitor 30, between the output 38 of the OR gate 19 and the input 23 of the differentiating element 21 a delay element 31 with an input 32 and an output 33, consisting of one Resistor 34 and a capacitor 35, and between the output 33 of the delay element 31 and the input 23 of the differentiating element 21, a Schmitt trigger 36 with an input 39 and a Output 40 provided.
Im übrigen zeigt die Fi g. 1 insoweit eine bevorzugte Ausführungsform der erfindungsgemäßen Schaltungsanordnung, als der Istwertgeber 1 nach einer einstellbaren Zeit auf Null rücksetzbar ist, wozu dem Istwertgeber 1 ein Taktgenerator 37 zugeordnet ist.In addition, the Fi g. 1 is a preferred one in this respect Embodiment of the circuit arrangement according to the invention, as the actual value transmitter 1 according to an adjustable Time can be reset to zero, for which purpose the actual value transmitter 1 is assigned a clock generator 37.
Die Funktionsweise des in Fig. 2 dargestellten Impulskoordinators 5 der erfindungsgemäßen Schaltungsanordnung wird in Verbindung mit der F i g. 3 nun verdeutlicht-, der obere Teil der F1 g. 3 gilt für den Fall, daß zwischen den Impulsen der ersten Impulsfolge und den Impulsen der zweiten Impulsfolge keine zeitliche Überlappung auftritt, der untere Teil der F i g. 3 für den Fall, daß zwischen einem Impuls der ersten Impulsfolge und einem Impuls der zweiten Impulsfolge eine zeitliche Überlappung auftrittThe mode of operation of the pulse coordinator 5 of the circuit arrangement according to the invention shown in FIG. 2 is used in conjunction with FIG. 3 now clarifies - the upper part of F1 g. 3 applies to the case that between the pulses of the first pulse train and the pulses of the second pulse train no time Overlap occurs, the lower part of FIG. 3 in the event that between a pulse of the first pulse train and a pulse of the second pulse sequence overlaps in time
In der Fig. 3 ist jeweils die erste Impulsfolge (am ersten Eingang 6 des Impulskoordinalors 5) mit a, die zweite Impulsfolge (am zweiten Eingang 7 des Impulskoordinators 5) mit b bezeichnet, während die einzelnen Impulse mit S\, ai, ... bzw. mit b\, bi, ... In Fig. 3, the first pulse train (at the first input 6 of the pulse coordinator 5) is denoted by a, the second pulse train (at the second input 7 of the pulse coordinator 5) is denoted by b , while the individual pulses are denoted by S \, ai, .. . or with b \, bi, ...
bezeichnet sind. In dem Fall, der im oberen Teil der Fig.3 dargestellt ist, tritt also eine zeitliche Überlappung zwischen den Impulsen a„ und den Impulsen b„ nicht auf, während in dem im unteren Teil der Fig. 3 dargestellten Fall eine zeitliche Überlappung zwischen dem Impuls a* und dem Impuls bz auftritt. Ein am Ausgang 13 des UND-Gatters 12 auftretender Impuls ist mit c und ein am Ausgang 16 der monostabilen Kippschaltung 14 auftretender Impuls mit d bezeichnet, während die am Ausgang 38 des ODER-Gatters 19 entstehende Impulsfolge mit e und die an den Ausgängen 24 und 25 der Differenzierglieder 20 und 21 entstehenden Zählimpulsfolgen mit /"bzw. £· bezeichnet sind.are designated. In the case shown in the upper part of FIG. 3, there is no time overlap between the pulses a " and the pulses b" , while in the case shown in the lower part of FIG Pulse a * and the pulse bz occurs. A pulse appearing at the output 13 of the AND gate 12 is denoted by c and a pulse appearing at the output 16 of the monostable multivibrator 14 is denoted by d, while the pulse train arising at the output 38 of the OR gate 19 is denoted by e and that at the outputs 24 and 25 of the differentiating elements 20 and 21 resulting counting pulse sequences with / "or. £ · are designated.
In dem im oberen Teil der Fig.3 dargestellten Fall, bei dem eine zeitliche Überlappung zwischen den Impulsen a„ und den Impulsen b„ nicht auftritt, entsteht weder am Ausgang 13 des UND-Gatters 12 noch am Ausgang 16 der monoslabilen Kippschaltung 14 ein Impuls, so daß die am Ausgang 38 des ODER-Gatters 19 entstehende Impulsfolge eder Impulsfolge b entspricht. An den Ausgängen 24 und 25 der Differenzierglieder 20 und 21 entstehen am Ende jedes Impulses a„ bzw. b„ Zählimpulse f„bzw.g^ In the illustrated in the upper part of the Fig.3 case, in which a temporal overlap between the pulses a "and the pulses b" does not occur, arises neither on the output 13 of the AND gate 12 is still at the output 16 of the mono flip-flop 14, a pulse-labile so that the pulse train produced at the output 38 of the OR gate 19 corresponds to the pulse train b. At the outputs 24 and 25 of the differentiating elements 20 and 21 arise at the end of each pulse a " or b" counting pulses f "or g ^
Tritt nun, wie im unteren Teil der Fig. 3 dargestellt, eine zeitliche Überlappung zwischen dem Impuls a* und dem impuls bj auf, so entsteht während der zeitlichen Überlappung des Impulses 34 mit dem Impuls 63 am Ausgang 13 des UND-Gatters 12 der Impuls c und am Ausgang 16 der monostabilen Kippschaltung 14 der Impuls d. Am Ausgang 38 des ODER-Gatters 19 entsteht anstelle des Impulses ei ein Impuls e3\ dessen Anfangsflanke mit der Anfangsflanke des Impulses 63 und dessen Endflanke mit der Endflanke des Impulses d zusammenfällt Folglich entsteht anstelle des Zählimpulses £3 ein Zählimpuls gj. If, as shown in the lower part of FIG. 3, there is a temporal overlap between the pulse a * and the pulse bj , the pulse occurs during the temporal overlap of the pulse 34 with the pulse 63 at the output 13 of the AND gate 12 c and at the output 16 of the monostable multivibrator 14 the pulse d. At the output 38 of the OR gate 19, instead of the pulse ei, there is a pulse e3 \ whose start edge coincides with the start edge of pulse 63 and the end edge of which coincides with the end edge of pulse d .
Die F i g. 3 zeigt, daß bei der erfindungsgemäßen Schaltungsanordnung also auch dann an dem Istwertgeber 1 nicht gleichzeitig zwei Impulse anstehen, wenn eine zeitliche Überlappung zwischen jeweils einem Impuls aus beiden Impulsfolgen entstehtThe F i g. 3 shows that in the case of the circuit arrangement according to the invention, then, also on the actual value transmitter 1 no two impulses are pending at the same time if there is a time overlap between one Impulse arises from both impulse sequences
Die zuvor beschriebene Lehre der Erfindung kann sinngemäß auch bei Schaltungsanordnungen zur Überwachung von mehr als zwei Impulsfolgen angewendet werden.The above-described teaching of the invention can also be applied to circuit arrangements for monitoring applied by more than two pulse trains.
Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings
Claims (6)
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742440424 DE2440424C3 (en) | 1974-08-23 | 1974-08-23 | Circuit arrangement for monitoring two pulse trains |
| FR7526003A FR2282749A1 (en) | 1974-08-23 | 1975-08-22 | Monitoring circuit for two pulse trains - supervises number of pulses in two pulse trains using actual value pickup |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19742440424 DE2440424C3 (en) | 1974-08-23 | 1974-08-23 | Circuit arrangement for monitoring two pulse trains |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE2440424A1 DE2440424A1 (en) | 1976-03-04 |
| DE2440424B2 DE2440424B2 (en) | 1976-09-09 |
| DE2440424C3 true DE2440424C3 (en) | 1981-04-16 |
Family
ID=5923906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19742440424 Expired DE2440424C3 (en) | 1974-08-23 | 1974-08-23 | Circuit arrangement for monitoring two pulse trains |
Country Status (2)
| Country | Link |
|---|---|
| DE (1) | DE2440424C3 (en) |
| FR (1) | FR2282749A1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113595530B (en) * | 2021-07-26 | 2024-07-19 | 国电南瑞科技股份有限公司 | Operation monitoring control circuit suitable for electric power secondary equipment |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1160832A (en) * | 1956-11-13 | 1958-08-11 | Ibm France | Improvements to ordering a meter |
| FR1226859A (en) * | 1958-06-05 | 1960-08-16 | Roe A V & Co Ltd | Digital calculator |
| US3327226A (en) * | 1964-11-16 | 1967-06-20 | Hewlett Packard Co | Anticoincidence circuit |
| US3576497A (en) * | 1968-11-12 | 1971-04-27 | Us Navy | Coincidence detector and separator for a counter |
-
1974
- 1974-08-23 DE DE19742440424 patent/DE2440424C3/en not_active Expired
-
1975
- 1975-08-22 FR FR7526003A patent/FR2282749A1/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE2440424A1 (en) | 1976-03-04 |
| FR2282749B1 (en) | 1978-04-07 |
| FR2282749A1 (en) | 1976-03-19 |
| DE2440424B2 (en) | 1976-09-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2218824B2 (en) | A method of measuring the displacement of one electrode of a differential capacitor relative to the other electrodes | |
| DE3715159C2 (en) | ||
| DE2440424C3 (en) | Circuit arrangement for monitoring two pulse trains | |
| DE112013007197T5 (en) | Programmable controller | |
| DE2824565C2 (en) | ||
| DE2733689A1 (en) | METHOD AND DEVICE FOR CORRECTING THE OUTPUT SIGNAL OF A DIGITAL MEASURING VALUE CONVERTER | |
| DE2722981A1 (en) | Binary signal digital filter - has up=down delay counter responding to different binary input stages and blocking when given count is reached | |
| DE2712847C3 (en) | Speech-protected, frequency-selective character receiver | |
| DE1270091C2 (en) | Interference suppression for analog signals integrating circuits in sections | |
| DE1925917A1 (en) | Binary pulse frequency multiplier circuit | |
| DE3201864C2 (en) | ||
| DE3313629C2 (en) | Circuit arrangement for monitoring the phase sequence and phase failure of a three-phase alternating current | |
| DD280085A1 (en) | CAPACITIVE DOUBLE BOW CONTROL DEVICE | |
| DE2411224C3 (en) | Circuit arrangement for a clock-controlled electrical system, in particular a telecommunications switching system | |
| DE3127100C2 (en) | ||
| DE1812476C3 (en) | Circuit arrangement for determining the malfunction of a device | |
| DE2317990C3 (en) | Device for detecting a phase interruption in a multi-phase system | |
| DE3738846C1 (en) | Fee pulse receiver for telecommunication, in particular telephone connection lines | |
| DE2358915C3 (en) | Circuit arrangement for interference signal suppression in digital signal transmission | |
| DD237033A1 (en) | CIRCUIT ARRANGEMENT FOR PULSE MULTIPLICATION WITH DIRECTION | |
| EP0283662B1 (en) | Method and device for processing asynchronous digital data | |
| DE1566792C (en) | ||
| DE1537046B2 (en) | CIRCUIT ARRANGEMENT FOR CONVERTING AN AC VOLTAGE INTO A PULSE SEQUENCE | |
| DE3902880C2 (en) | ||
| DE2262656C3 (en) | Electronic distance measuring circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |