DD237033A1

DD237033A1 - CIRCUIT ARRANGEMENT FOR PULSE MULTIPLICATION WITH DIRECTION

Info

Publication number: DD237033A1
Application number: DD27606785A
Authority: DD
Inventors: Hans Bergmann
Original assignee: Zwickau Ing Hochschule
Priority date: 1985-05-07
Filing date: 1985-05-07
Publication date: 1986-06-25

Abstract

Die Erfindung betrifft eine Schaltungsanordnung zur Auswertung inkrementaler Geber. Ihr liegt die Aufgabe zugrunde, aus zwei und mehr Impulsfolgen, bei denen die Schaltflanken mit Prellungen behaftet sein koennen, die Bewegungsrichtung der Abtasteinheit zu bestimmen und alle Schaltflanken der vorhandenen Impulsreihen, unabhaengig von der Bewegungsrichtung lagerichtig zu einer neuen vervielfachten Impulsreihe zusammenzufassen. Diese Aufgabe wird erfindungsgemaess dadurch geloest, dass die Vorder- und Rueckflanken aller vorhandenen Impulsfolgen jeweils zwei Speicher setzen. Aus dem Ausgangssignal der einen Haelfte der Speicher wird die Impulsfolge der einen Richtung und das Sperrsignal der anderen Richtung gewonnen. Die andere Haelfte der Speicher dient zur Bildung der Impulsfolge der Gegenrichtung und dem Sperrsignal der ersten Richtung. Die praktische Realisierung kann mit integrierten Schaltkreisen der verschiedensten Typenreihen erfolgen. Fig. 1The invention relates to a circuit arrangement for evaluating incremental encoders. It is based on the task of two and more pulse sequences in which the switching edges may be subject to bruises, to determine the direction of movement of the scanning and summarize all switching edges of the existing pulse trains, regardless of the direction of movement in the correct position to a new multiplied pulse series. This object is achieved according to the invention in that the leading and trailing edges of all existing pulse sequences each set two memories. From the output of one half of the memory, the pulse train of one direction and the blocking signal of the other direction is obtained. The other half of the memory serves to form the pulse sequence of the opposite direction and the blocking signal of the first direction. The practical implementation can be done with integrated circuits of various types. Fig. 1

Description

Field of application of the invention

Die Erfindung betrifft eine Schaltungsanordnung zur Auswertung inkrementaler Geber, für die Richtungs- und/oder Weg- bzw. Winkelerfassung, vorzugsweise bei Einsatz in der Kraftfahrzeugtechnik und an Be- und Verarbeitungsmaschinen.The invention relates to a circuit arrangement for evaluating incremental encoders, for the directional and / or displacement or angle detection, preferably when used in automotive engineering and loading and processing machines.

Characteristic of the known technical solutions

Aus Kostengründen werden inkrementale Maßstäbe häufig mit einer gröberen Teilung versehen und mit einer elektrischen Schaltung durch Impulsvervielfachung eine Maßstabunterteilung durchgeführt. Um gleichzeitig die Drehrichtung erfassen zu können, sind zwei Abtastsysteme um 90° elektrisch versetzt am Maßstab angeordnet.For cost reasons, incremental scales are often provided with a coarser pitch and carried out with an electrical circuit by pulse multiplication scale division. In order to simultaneously detect the direction of rotation, two scanning systems are arranged offset by 90 ° electrically on the scale.

Im Fachbuch Berthold „Programmgesteuerte Werkzeugmaschinen", VEB Verlag Technik Berlin I.Auflage 1975 ist für digitalinkrementale Wegmeßsysteme das Grundprinzip des Schaltungsaufbaues eines Richtungsdiskriminators mit Impulsvervierfachung dargestellt. Zur Ansteuerung dieser Schaltungen muß das analoge Signal der inkrementalen Geber in ein digitales Signal umgeformt werden, was in der Regel mit Schwellwertschalter erfolgt. Der Nachteil dieser Impulsvervierfachungsschaltung mit Richtungsentscheid ist, daß bei sehr kleiner Schalthysterese des Schwellwertschalters und vibrierender Bewegung des Meßsystems Falschmessungen durch sogenannte Prellerscheinungen an den Schaltflanken des Gebersignals entstehen. Die allgemein bekannten Auswerteschaltungen können diesen durch Vibration erzeugten Bewegungsrichtungswechsel auf einer Spur nicht auswerten, da das Signal für den Richtungswechsel erst durch eine Schaltflanke einer zweiten Spur gebildet wird. Probleme ergeben sich auch, wenn z. B. mit 3 Abtastsystemen eine feinere Unterteilung des Maßstabes mit dem Faktor 6 erreicht werden soll.The basic principle of the circuit construction of a direction discriminator with pulse quadrupling is shown for digital incremental position measuring systems in Berthold "Programmgesteuerte Werkzeugmaschinen", VEB Verlag Technik Berlin I.Auflage 1975. To control these circuits, the analog signal of the incremental encoders must be converted into a digital signal The disadvantage of this pulse quadruple circuit with directional decision is that false measurements occur due to so-called bumps on the switching edges of the encoder signal in the case of a very small switching hysteresis of the threshold value switch and the vibrating movement of the measuring system do not evaluate, since the signal for the change of direction is only formed by a switching edge of a second track, problems also arise if, for example, With 3 scanning systems a finer subdivision of the scale with the factor 6 should be achieved.

Weiterhin ist bekannt, Prellerscheinungen an Impulsflanken durch bistabile Schaltungen unwirksam zu machen. Das Rücksetzen dieser Schaltungen muß dabei durch ein gesondertes Signal erfolgen. Als Lösung dieser Probleme kann als Beispiel für einen Richtungsdiskriminators die DE-AS 2143013 und als Beispiel für eine Impulsverdoppelung die DE-OS 3239936 herangezogen werden. Es ist denkbar, beide Schaltungen für eine Impulsvervierfachung mit Richtungsentscheid zusammenzuschalten, wobei natürlich ein hoher Bauelementeaufwand entstehen würde.Furthermore, it is known to make bumps on pulse edges by bistable circuits ineffective. The resetting of these circuits must be done by a separate signal. As a solution to these problems can be used as an example of a direction discriminator DE-AS 2143013 and as an example of a pulse doubling DE-OS 3239936. It is conceivable to interconnect both circuits for pulse quadrupling with directional decision, which of course would result in a high component cost.

Object of the invention

Der Erfindung liegt die Aufgabe zugrunde, aus zwei und mehr sich zeitlich überdeckenden Impulsfolgen, bei denen die Schaltflanken mit Prellungen behaftet sein können, ohne zusätzliche Taktung die Bewegungsrichtung der Abtasteinheit zu bestimmen und alle Schaltflanken der vorhandenen Impulsreihen lagerichtig zu einer neuen vervielfachten Impulsreihe zusammenzufassen.The invention is based on the object of two and more temporally overlapping pulse sequences in which the switching edges may be subject to bruises, without additional timing to determine the direction of movement of the scanning and summarize all switching edges of the existing pulse series in the correct position to a new multiplied pulse series.

-2- 760 67-2- 760 67

Explanation of the essence of the invention

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß zwei und mehr sich überdeckende Impulsfolgen einzeln auf elektrischen Leitungen der Schaltungsanordnung zugeführt werden und daß jede dieser Leitungen mit den Setzeingängen von 2 Speichern und zusätzlich mit dem Eingang eines Negators und dem Eingang einer Impulsverzögerungsschaltung verbunden sind.This object is achieved in that two and more overlapping pulse trains are supplied individually on electrical lines of the circuit and that each of these lines are connected to the set inputs of 2 memories and in addition to the input of an inverter and the input of a pulse delay circuit.

Der Ausgang jedes Negators ist ebenfalls mit den Setzeingängen von 2 Speichern und dem Eingang einer Impulsverzögerungsschaltung zusammengeschaltet.The output of each inverter is also interconnected with the set inputs of 2 memories and the input of a pulse delay circuit.

Jeder Speicherausgang ist an den Eingang einer Impulsverkürzerschaltung angeschlossen. Alle Speicher nebst Impulsverkürzerschaltung stellen zwei gleiche Schaltungshälften dar. Die Ausgänge der ersten halben Anzahl der Speicher sind mit einer ersten NOR-Schaltung und die Ausgänge der zweiten halben Anzahl der Speicher mit einer zweiten NOR-Schaltung verbunden.Each memory output is connected to the input of a pulse shortener circuit. All the memories plus the pulse-shortening circuit represent two identical circuit halves. The outputs of the first half-number of the memories are connected to a first NOR circuit and the outputs of the second half number of the memories are connected to a second NOR circuit.

Die Ausgänge der einen Hälfte Impulsverkürzerschaltungen sind an eine erste ODER-Schaltung und die andere Hälfte Impulsverkürzerschaltung an eine zweite ODER-Schaltung angeschlossen. Die Ausgänge des ersten NOR und des zweiten ODER sind über eine UND-Schaltung und die Ausgänge des zweiten NOR und des ersten ODER ebenfalls über eine UND-Schaltung miteinander verknüpft. Der Ausgang jeder Impulsverzögerungsschaltung ist mit den Rücksetzeingängen von 2 Speichern folgendermaßen verbunden:The outputs of one half of pulse shortening circuits are connected to a first OR circuit and the other half pulse shortening circuit is connected to a second OR circuit. The outputs of the first NOR and the second OR are linked to each other via an AND circuit and the outputs of the second NOR and the first OR also via an AND circuit. The output of each pulse delay circuit is connected to the reset inputs of 2 memories as follows:

Bei der ersten Hälfte der Speicher sind jeweils ein Rücksetzeingang mit dem Ausgang der Impulsverzögerungsschaltung verbunden, die von der nachfolgenden Setzflanke angesteuert wird. Bei der zweiten Hälfte der Speicher sind jeweils ein Rücksetzeingang mit dem Ausgang der Impulsverzögerungsschaltung verbunden, die von der vorhergehenden Setzflanke angesteuert wird. Bei der Auswertung von Impulsfolgen ohne Prellerscheinungen an den Schaltflanken können die NOR-Glieder entfallen. Die gesetzten Ausgangssignale zweier in Schaltreihenfolge liegender Speicher müssen sich nicht überdecken. Die vorgeschlagene Schaltungsanordnung eignet sich besonders gut für Meßzwecke, da sie unabhängig von der Eingangs-Impulsfrequenz ist, zur Auswertung keine zusätzliche Taktung benötigt und ein lagerichtiges Signal erzeugt. Die vorgeschlagene Schaltungsanordnung ist übersichtlich strukturiert und kann mit geringem Aufwand mit integrierten Schaltkreisen der verschiedensten Typenreihen aufgebaut werden, bietet sich aber vorteilhafterweise für die Fertigung als ein integrierter Baustein an.In the first half of the memory are each a reset input connected to the output of the pulse delay circuit, which is driven by the subsequent set edge. In the second half of the memory are each a reset input connected to the output of the pulse delay circuit, which is driven by the previous set edge. When evaluating pulse sequences without bounce on the switching edges, the NOR elements can be omitted. The set output signals of two in switching sequence memory must not overlap. The proposed circuit arrangement is particularly well suited for measurement purposes, since it is independent of the input pulse frequency, no additional timing required for the evaluation and generates a position-correct signal. The proposed circuit arrangement is clearly structured and can be constructed with little effort with integrated circuits of various types, but offers itself advantageously for the production as an integrated component.

embodiment

Anhand der Zeichnung Fig. 1 ist die Erfindung für zwei Impulsfolgen A und B nachstehend beschrieben. Die Vorder- und Rückflanken a Her zur Auswertung vorhandenen Impulsfolgen A, B setzen über den Eingang S jeweils zwei rücksetzdominierende Speicher 2.1. bis 2.8., d. h. ihre Ausgangssignale ändern sich von einem Signalzustand in einen zweiten. Werden als Speicher artgleiche Schaltungen verwendet, muß jeweils eine Flanke der Folgen A bzw. B komplementiert werden. Das ist in der Zeichnung durch die Negatoren 0.1. und 0.2. dargestellt. Die jeweils einem vorhergehenden Impuls nachfolgende Schaltflanke muß sich mit diesem zeitlich überschneiden. Dabei dürfen die Vorder- und Rückflanken sogenannte Prellerscheinungen zeigen, da sie durch die Wirkungsweise des Speichers im Ausgangssignal eliminiert sind. Das Rücksetzen der Speicher 2.1. bis 2.8.With reference to the drawing Fig. 1, the invention for two pulse trains A and B is described below. The leading and trailing edges a Her for evaluation existing pulse trains A, B set via the input S each two reset-dominating memory 2.1. to 2.8., d. H. their output signals change from one signal state to another. If identical circuits are used as memory, one edge of the sequences A and B must be complemented in each case. This is in the drawing through the negators 0.1. and 0.2. shown. The respective subsequent pulse a subsequent switching edge must overlap with this time. The leading and trailing edges may show so-called bumps, since they are eliminated by the operation of the memory in the output signal. Resetting the memory 2.1. to 2.8.

erfolgt einzeln über den Eingang R.takes place individually via the entrance R.

Für die Speicher 2.1. bis 2.4. gilt für das Rücksetzen:For the memory 2.1. to 2.4. applies to the reset:

Der Speicher 2.1. für die Impulsfolge A wird von der nachfolgenden Flanke der Impulsfolge B zurückgesetzt. Den Speicher 2.2.The memory 2.1. for the pulse sequence A is reset by the subsequent edge of the pulse train B. The memory 2.2.

setzt die nachfolgende Flanke, das ist It. Zeichnung die Impulsfolge A zurück. Diese Reihenfolge wird bei den Speichern 2.3. und 2.4. fortgesetzt.sets the following edge, that is It. Draws back the sequence of pulses A. This order will be stored at 2.3. and 2.4. continued.

Für die Speicher 2.5. bis 2.8. gilt für das Rücksetzen:For the memory 2.5. to 2.8. applies to the reset:

Der Speicher 2.5. für die Impulsfolge A wird von der vorhergehenden Flanke der Impulsfolge B zurückgesetzt. Den Speicher 2.6.The memory 2.5. for the pulse train A is reset by the previous edge of the pulse train B. The memory 2.6.

setzt die vorhergehende Flanke der Impulsfolge A zurück. Diese Reihenfolge wird analog bei den Speichern 2.7. und 2.8.resets the previous edge of pulse train A. This sequence is analogous to the memories 2.7. and 2.8.

fortgeführt. Alle Ausgangssignale der Speicher 2.1. bis 2.4. werden durch das NOR-Glied 4.1. zu einem Sperrsignal für das Tor 6.1. zusammengefaßt.continued. All output signals of the memory 2.1. to 2.4. be through the NOR gate 4.1. to a blocking signal for the gate 6.1. summarized.

Analog erfolgt über das NOR-Glied 4.2. die Auswertung der Speicher 2.5. bis 2.8. zu einem Sperrsignal für das Tor 6.2. Um die Ausgangssignale der NOR-Glieder 4.1. bis 4.2. von Spikes zu befreien ist es vorteilhaft, wenn die Rücksetzsignale gegenüber den Setzsignalen um eine geringe Zeit verzögert werden. Dies erfolgt durch die Glieder 1.1. bis 1.4. Die Spikes entstehen aufgrund von Laufzeitunterschieden beim gleichzeitigen Umschalten von zwei Speichern, z. B. der Speicher 2.1. und 2.2.Analog takes place via the NOR element 4.2. the evaluation of the memory 2.5. to 2.8. to a blocking signal for the gate 6.2. To the output signals of the NOR elements 4.1. to 4.2. from spikes, it is advantageous if the reset signals are delayed from the set signals by a short time. This is done by the members 1.1. to 1.4. The spikes arise due to runtime differences in the simultaneous switching of two memories, eg. B. the memory 2.1. and 2.2.

Das Ausgangssignal jedes Speichers 2.1. bis 2.8. wird durch je einen Signalwandler 3.1. bis 3.8. zu einem Impuls verkürzt. Die Ausgangsimpulse der Signalwandler 3.1. bis 3.4., die zyklisch anliegen, faßt das ODER-Glied 5.1. zur Impulsfolge Richtung 1 zusammen. Diese Impulse entstehen, wenn eine Schaltflanke der Impulsfolge A vor einer Schaltflanke der Impulsfolge Ban der in Fig. 1 dargestellten Schaltung anliegt. Die Ausgangssignale der Signalwandler 3.5. bis 3.8. werden über das ODER-Glied 5.2.The output signal of each memory 2.1. to 2.8. is by a respective signal converter 3.1. to 3.8. shortened to a pulse. The output pulses of the signal converter 3.1. to 3.4., which are cyclic, the OR gate 5.1. to the pulse sequence direction 1 together. These pulses occur when a switching edge of the pulse train A is applied before a switching edge of the pulse train Ban of the circuit shown in Fig. 1. The output signals of the signal converter 3.5. to 3.8. are via the OR gate 5.2.

zur Impulsfolge Richtung 2zusam^r angefaßt. Sie treten auf, wenn die Impulsfolge B vor Folge A an der Schaltung anliegt.to the pulse sequence direction 2zusam ^r touched. They occur when the pulse sequence B is applied to the circuit before sequence A.

Gleichzeitig wird über die Glieder 5.1. und 5.2. die Impulsverdopplung gegenüber den anliegenden Eingängen A und B realisiert.At the same time, the terms 5.1. and 5.2. realized the pulse doubling compared to the adjacent inputs A and B.

Wie aus dem Schaltungsablauf zu ersehen ist, werden z.B. bei anliegender Impulsfolge A vor B über die Torschaltung 6.1.As can be seen from the circuit procedure, e.g. with impulse sequence A present in front of B via the gate 6.1.

Falschimpulse über das Gatter 5.2. unterdrückt. Diese Falschimpulse können bei den bereits oben erwähnten Prellerscheinungen entstehen. Diese gegenseitige Verriegelung derTore6.1. bzw. 6.2. ist auch notwendig, um bei Verwendung der Schaltung für Meßzwecke, beim Anfahren eines Punktes aus entgegengesetzten Richtungen das gleiche Zählergebnis zu erhalten. Wird nämlich eine Schaltflanke hintereinander in beiden Richtungen durchfahren, so sind im Moment des Richtungswechsels beide Torschaltungen gesperrt. Dadurch wird gewährleistet, daß das Meßergebnis lagerichtig vorliegt. Wie aus der Schaltung weiterhin zu ersehen ist, ist es vorteilhaft, daß stets das Sperrsignal vor dem Zähl-Richtungssignal durch unterschiedliche Laufzeiten gebildet wird.False impulses via the gate 5.2. suppressed. These false impulses can arise in the bruising already mentioned above. This mutual locking of the gates6.1. or 6.2. is also necessary in order to obtain the same counting result when using the circuit for measuring purposes, when approaching a point from opposite directions. If, in fact, a switching edge traverses one after the other in both directions, both gate circuits are blocked at the moment of the change of direction. This ensures that the measurement result is in the correct position. As can also be seen from the circuit, it is advantageous that always the blocking signal before the counting direction signal is formed by different maturities.

Claims

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Invention claim:

1. Circuit arrangement for pulse multiplication with directional decision which has two and more inputs for connection of an incremental encoder,

characterized in that

Each input having the set inputs of 2 memories and an inverter and a pulse delay circuit and that each inverter is connected to the set inputs of 2 memories and a pulse delay circuit,

The outputs of the first half-number of memories are individually connected to pulse shortening circuits and together with a first NOR circuit and that these pulse-shortening circuits are connected to a first OR gate,

The outputs of the second half of the memory are connected equal to the first half of the number of memories, and that the first NOR and the second OR and the second NOR and the first OR are each connected via an AND circuit,

- Each one reset input of one half memory is connected to the pulse delay circuit is driven by the subsequent set edge and that each a reset input of the other half memory is connected to the pulse delay circuit, which is driven by the previous set edge.

2. A circuit arrangement according to claim 1, characterized in that can be omitted in the evaluation of pulse sequences without bounce on the switching edges of the NOR elements.

3. Switching arrangement according to claim 1 and 2, characterized in that the set output signals of two lying in switching order storage need not cover time.

4. Circuit arrangement according to claim 1 to 3, characterized in that the inventively proposed circuit is designed as an integrated component.

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